• 한국컴퓨터정보학회논문지
• /
• 제17권1호
• /
• pp.171-181
• /
• 2012

본 논문은 대칭키 기반의 암호 알고리즘으로 사용하는 AES 암호 알고리즘을 정의하고, 멀티코어 프로세서의 자원을 최대 활용하기 위한 병렬 암호 알고리즘 설계를 제안한다. 제안한 병렬 암호 알고리즘은 코어의 개수에 따라 암호 알고리즘을 쓰레드별로 할당하여 암호 연산의 병렬 수행을 확인하였고, AES 암호 알고리즘에 비해 약 30% 성능향상을 확인하였다. 암호 알고리즘의 암 복호화 성능은 바이너리 비교 분석 툴을 통해 확인하여, AES 암호 알고리즘과 제안한 병렬 암호 알고리즘의 바이너리는 동일 결과를 확인하였으며, 복호화한 바이너리 또한 동일하였다. 본 논문에서 제안한 멀티코어 프로세서 환경의 병렬 암호 알고리즘은 개인 PC, 노트북, 서버, 모바일 환경에서 금융 서비스의 인증 및 결제에 적용 가능하고, 대형 데이터의 고속 암호화 연산이 필요한 분야에서 활용 가능하다.

• 정보보호학회논문지
• /
• 제11권2호
• /
• pp.3-12
• /
• 2001

현재 대부분의 상용 마이크로프로세서는 슈퍼스칼라 구조를 채택하고 있으나, 반도체 집적도가 증가함에 따라 슈퍼 스칼라 구조를 대신할 새로운 마이크로프로세서 구조가 제안되고 있다. 본 논문에서는 최근 새로운 마이크로프로세서 구조로 급부상하고 있는 다중처리 마이크로프로세서 구조가 차세대 블록 암호화 알고리즘에 적합한지를 분석한다. 즉, 차세대 블록 암호화 알고리즘인 RC6와 Rijndael에서의 병렬성을 분석하기 위하여 프로그램 구동방식의 시뮬레이션을 수행한 결과, 명령어 수준 병렬성만으로는 성능의 한계를 갖지만 쓰레드 수준 병렬성을 동시에 활용함으로써 추가적인 성능 향상을 얻을 수 있음을 확인하였다

• 한국수자원학회:학술대회논문집
• /
• 한국수자원학회 2019년도 학술발표회
• /
• pp.88-88
• /
• 2019

컴퓨터 성능향상과 수치해석기법의 발달로 인해 Navier-Stokes 방정식에 기초한 수치모델을 활용한 3차원 유동/파동장 해석이 증가하고 있는 추세이다. 그러나 아직까지 Navier-Stokes 방정식 모델의 계산부하를 PC에서 소화하기에는 무리가 따른다. 게다가 실험실 스케일을 벗어나, 실제 현장을 계산영역으로 설정할 경우에는 계산량이 엄청나게 증가하게 된다. 이것을 극복하기 위해서는 반듯이 병렬계산을 수행하여야 한다. 본 연구에서는 계산부하가 큰 Navier-Stokes 방정식 기반의 3차원 수치모델 LES-WASS-3D를 활용한 대용량 병렬계산체계를 구축한다. 나아가 3차원 정밀 또는 광역의 유동/파동장 해석에 있어서 병렬계산체계의 성능과 적용성을 검토한다. 현재 보급되고 있는 PC들은 모두 멀티프로세서가 장착됨으로 손쉽게 병렬계산을 수행할 수 있다. 그러나 정밀 또는 광역해석을 위해서는 대용량 병렬계산 컴퓨터가 요구된다. 따라서 본 연구에서는 보조프로세서를 장착한 공유메모리 환경의 고성능 병렬계산체계를 구축한다. 나아가 포트란 기반의 순차코드로 구축된 기존 3차원 Navier-Stokes 방정식 모델 LES-WASS- 3D를 병렬코드로 변환한다. 병렬계산 성능 및 적용성을 검토하기 위한 수치해석을 수행한다. 이상의 과정을 통해 본 연구에서 구축한 병렬계산체계의 성능 및 적용성을 확인할 수 있었다. 그리고 3차원 유동/파동장 해석에 있어서 정확도 향상뿐 아니라, 계산영역을 확장할 수 있는 계기가 마련되었다. 또한 유동/파동 해석보다 많은 계산시간이 필요한 지형변동 해석에도 충분히 적용될 수 있다고 판단된다.

• 한국정보처리학회:학술대회논문집
• /
• 한국정보처리학회 2011년도 추계학술발표대회
• /
• pp.141-144
• /
• 2011

최근 이기종 멀티프로세서 시스템에서의 병렬화를 위해 범용 CPU 와 다른 컴퓨팅 장치들간의 다양한 연동 기술들이 부각되고 있다. 멀티프로세서 프로그래밍 모델인 OpenMP 는 가장 널리 사용되는 병렬 프로그래밍 언어이지만 기존 OpenMP 의 작업 할당 정책으로는 프로세서간 로드밸런싱을 문제를 해결할 수 없다는 한계점을 가지고 있다. 본 논문에서는 기존 OpenMP 의 작업할당 문제를 해결할 수 있는 알고리즘을 제안한다. 제안하는 알고리즘은 SMP(Symmetric Multi Processing) 구조뿐만 아니라 AMP(명령어 구조는 같으나 동작 속도가 다른 이질 멀티프로세서 구조)에서도 작업부하균형을 효과적으로 실행할 수 있다.

• 한국정보과학회논문지:시스템및이론
• /
• 제35권7호
• /
• pp.305-317
• /
• 2008

최근 모바일 컴퓨팅 환경의 변화로 멀티미디어 데이타의 고성능, 저전력 처리에 대한 수요가 증가하고, 프로세서에 있어서 멀티미디어 전용 가속기 기능의 중요성이 크게 부각되고 있다. 이에 본 논문은 고성능, 저전력 멀티미디어 처리를 위한 SIMD 병렬 프로세서용 칼라미디어 명령어를 제안한다. 기존의 범용 마이크로프로세서 전용 멀티미디어 명령어 (e.g., MMX, VIS, AltiVec)는 4개의 8 비트 픽셀을 32 비트 레지스터에 저장하고 처리하는 반면에, 제안하는 칼라미디어 명령어는 인간의 시각이 칼라에 덜 민감한 점을 고려하여 32비트 데이타패스 아키텍처에서 두 쌍 (6개의 픽셀)의 압축된 16비트 YCbCr (6비트 Y, 5비트 Cb와 Cr) 데이타를 32비트 레지스터에 저장하고 동시에 처리함으로써 YCbCr 데이타 처리에서 높은 병렬성과 효율성을 보여준다. 또한 칼라미디어 명령어는 데이타 포맷 사이즈를 줄임으로써 전체시스템의 비용을 절감할 뿐만 아니라 데이타 대역폭의 감소로 시스템 디자인을 간소화한다. SIMD 병렬 프로세서 아키텍처에서 모의 실험한 결과, 칼라미디어 명령어 기반 프로그램은 baseline 명령어 프로그램보다 평균 6.3배 성능향상을 보여준다. 반면, Intel의 대표적인 멀티미디어 명령어인 MMX 기반 프로그램은 동일한 SIMD 병렬 프로세서에서 baseline 명령어 프로그램보다 단지 3.7배 성능향상을 나타낸다. 또한, 칼라미디어 명령어는 MMX보다 시스템 면적 효율 (52% 증가 대비 13% 증가)과 시스템 전력 효율 (50% 증가 대비 11% 증가)에서 우수성을 보여준다. 칼라미디어 명령어는 이러한 성능과 효율을 단지 3%의 시스템 면적과 5%의 시스템 전력의 증가로 얻는 반면, MMX는 14%의 시스템 면적과 16%의 시스템 전력증가가 요구된다.

• 한국통신학회논문지
• /
• 제33권11C호
• /
• pp.940-948
• /
• 2008

본 논문에서는 휴대용 고속 무선 LAN 시스템에 적합한 저전력/저면적 MIMO-OFDM 기저대역 프로세서의 효율적인 하드웨어 구조를 제시한다. 고속 무선 LAN 시스템은 최대 수백 Mbps의 데이터 속도를 처리해야 하기 때문에 높은 시스템 클럭과 다중경로 구조를 사용하게 되는데, 이는 소모 전력과 구현 면적을 상승시키는 결과를 초래한다. 따라서 본 논문에서는 저전력으로 동작하면서도 동시에 하드웨어 부담을 줄인 고속 무선 LAN 시스템용 기저대역 프로세서의 하드웨어 구조를 제시한다. 이를 위해서 비트 병렬 처리 구조로 설계된 송신단 PLCP(TX-PLCP) 프로세서와 연산 복잡도를 효과적으로 감소시킨 심볼 검출기를 제안한다. 제안된 TX-PLCP 프로세서 구조는 비트 병렬 처리를 통해 동작 주파수를 감소시킴으로써 전력소모를 낮추는 효과를 얻을 수 있고, PMD 프로세서에서 가장 큰 면적을 차지하는 심볼 검출기는 수식 변형을 통해서 나눗셈 연산 및 제곱근 연산을 제거함으로써 저면적 설계를 가능하게 한다. 제안된 하드웨어 구조를 적용한 기저대역 프로세서는 Verilog HDL을 통해 설계 및 검증되었으며, 0.18um CMOS 공정을 통해 합성되었다. 합성결과, 병렬처리 구조를 적용한 TX-PLCP 프로세서는 비트 직렬 처리 구조에 비해 약 81% 감소된 전력에서 동작함을 확인하였고, 제안된 심볼 검출기는 나눗셈 및 제곱근 연산을 포함하는 심볼 검출 기법에 비해 약 18% 정도 하드웨어 복잡도가 감소함을 확인하였다.

• 전자공학회논문지D
• /
• 제36D권3호
• /
• pp.48-58
• /
• 1999

본 연구에서는 3차원 반도체 공정 시뮬레이션의 효율성과 성능을 향상시키기 위하여, 병렬 유한요소법 수치해석에 사용이 적합한 디라우니 병렬 메쉬 생성기 및 표면 전진 메쉬 생성기를 개발하였고, 이를 위하여 개선된 성능을 보이는 수정된 하부구조법 병렬 유한요소법 수치해석기를 개발하였다. 또한, 행렬 계산 알고리즘의 병렬화를 확산 및 산화 시뮬레이터에 적용하여, 직렬 계산 시 3시간이 소요되는 확산 시뮬레이션과 비평탄 구조를 지니는 R-LOCOS 등의 연산을 8개의 프로세서를 병렬로 사용하여 15분만에 계산하였다. 과다한 계산 시간을 요하는 몬테카를로 수치해석 방법의 효율성을 높이고자, 병렬 연산 알고리즘을 몬테카를로 연산에 적용하였다. 또한, 스퍼터링 증착장치 시스템의 타켓 입자 분포 특성을 병렬 연산 몬테카를로 방식으로 계산하였다. 3000개의 이온을 주입하였을 겨우 단일 프로세서에서 13,000초의 계산시간이 소요되었으나, 30개의 프로세서를 병렬로 사용하였을 때 520초의 시간을 소비하여,25 이상의 스피드업 특성을 얻었다. 또한, 몬테카를로 계산의 최적화 연구를 통해서 3차원 스퍼터링 증착장치에서 연쇄 충돌 계산 수행시의 최적이온의 개수는 30,000임을 확인하였다.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
• /
• 제10권1호
• /
• pp.49-56
• /
• 2004

부하 불균형은 병렬처리에 있어서 좋은 성능을 얻기 위한 주요한 방해 요소 중의 하나이다. 전역(全域) 부하균형 기법은 하나의 응용에서 발생된 병렬 태스크를 취급하는데 적절하지 않다. 동적 루프 스케줄링 기법은 공유 메모리 멀티프로세서 병렬구조에서 병렬 루프의 부하균형에 효과적인 것으로 알려져있다. 하지만 이 기법의 중앙집중적 특성은 워크스테이션 클러스터 환경에서 프로세서 수가 상대적으로 많지 않은 경우에도 병목현상을 일으킬 수 있는 요인이 된다. 워크스테이션 클러스터 환경에서의 통신 오버헤드는 공유 메모리 멀티프로세서 병렬 구조와 비교할 때 수십배의 차이가 생기기 때문이다. 더구나 병렬 루프에서 발생하는 단위 태스크가 불규칙적인 작업량을 갖는 경우에는 기본 루프 스케줄링 기법의 단점을 보완한 개선된 방법들을 적용할 수가 없다. 본 논문에서는 이러한 불규칙적인 작업량을 갖는 병렬루프를 서로 다른 성능을 갖는 워크스테이션들의 네트워크 환경에서 효율적으로 부하를 분배하기 위한 재구성 가능한 분산 부하 균형 기법을 제시한다. 이러한 재구성 가능한 기법은 전통적인 부하균형 방법과 함께 성능균형을 가능하게 함으로써 전체수행시간을 최소화할 수 있음을 보였다.

• 한국지능시스템학회:학술대회논문집
• /
• 한국퍼지및지능시스템학회 2000년도 추계학술대회 학술발표 논문집
• /
• pp.480-483
• /
• 2000

공학의 많은 응용분야에서 큰 회소 행렬(Large Sparse Matrices)에 대한 가장 작거나 또는 가장 큰 고유치(Eigenvalues)들을 요구하게 되는데, 이때 많이 이용되는 것은 Krylov Subspace로의 Projection방법이다. 대칭 행렬에 대해서는 Lanczos방법을, 비대칭 행렬에 대해서는 Biorhtogonal Lanczos방법을 이용할 수 있다. 이러한 기존의 알고리즘들은 새롭게 제안되는 병렬처리 시스템에서 효과적이지 못하다. 많은 프로세서를 가지는 병렬처리 컴퓨터 중에서도 분산 기억장치 시스템(Distributed Memory System)에서는 프로세서들 사이의 Data Communication에 필요한 시간을 줄이도록 해야한다. 본 논문에서는 기존의 Lanczos 알고리즘을 수정함으로써, 알고리즘의 동기점(Synchronization Point)을 줄이고 병렬화를 위한 입상(Granularity)을 증가시켜서 MPP인 Cray T3E에서 Data Communication에 필요한 시간을 줄인다. 많은 프로세서를 사용하는 경우 수정된 알고리즘이 기존의 알고리즘에 비해 더 나은 speedup을 보여준다.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
• /
• 제5권1호
• /
• pp.109-121
• /
• 1999

VLIW(Very Long Instruction Word)기술을 이용한 프로세서는 최근에 다른 어떠한 형태의 프로세서보다 좋은 성능을 보일 것으로 기대되고 있다. 컴파일러가 전역적인 분석을 진행하여 명령어 수준의 병렬성을 , VLIW 구조를 위한 많은 컴파일 기술이 연구되어왔다. 컴파일 기술의 연구에 대해 보다 신뢰성 있는 결과를 얻기 위해서는 자신의 새로운 기술이 첨가될 수 있는 기본 토대로서 VLIW 컴파일러 및 실험환경을 구축하는 것이 필요하다. 본 논문에서는 VLIW 프로세서를 위해 GURPR을 기반으로 한 소프트웨어 파이프라이닝등 기존의 병렬성 증진 최적화 기법등을 포함한 병렬화 컴파일러를 개발하였고, 시뮬레이터 환경에서 테스트하였다. 실험 결과, 몇몇 벤치마크는 최대 30% 까지 실행시간이 시간이 단축될 수 있음을 보였다. 본 컴파일러 시스템은 컴파일링 기술에 대한 연구에 있어 기존 모듈을 개선하는 등에 대해 많은 도움을 줄 것이며 향후 새로운 연구결과와 구현이 본 컴파일러 환경에 추가되어 성능 향상 정도를 실험할 수 있을 것으로 기대하고 있다.