• Journal of the Korean Institute of Telematics and Electronics
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• v.21 no.4
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• pp.13-16
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• 1984

This paper proposes a new layout algorithm in order to minimize chip area in one dimensional MOS - LSI composed of basic cells, such as NAND or NOR gates. The virtval gates are constructed, which represent I/O of signal lines at the left-most and at the right-most side of the MCS gate array. With this, a heuristic algorithm is realized that can minimize the number of straight connectors passing through each gate, and as the result, minimize the horizontal tracks necessary to route. The usefulness of the algorithm proposed is shown by the execution of the experimental program on practical logic circuits.

• Proceedings of the Korean Vacuum Society Conference
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• 2010.08a
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• pp.247-247
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• 2010

전계효과 트랜지스터를 이용한 바이오센서는 하나의 칩 위에 많은 센서 소자를 집적할 수 있으므로, 같은 종류의 센서를 다수 배열함으로써 다차원화할 수 있고, 다른 종류의 센서를 여러개 배열함으로써 다기능화할 수 있다. 또한 지능회로와 함께 집적하여 지능화하거나, 관련회로 및 장치들을 함께 집적함으로써 시스템화할 수 있기 때문에 최첨단 센서로 각광을 받고 있다. 그러나, 전계효과 트랜지스터를 이용한 바이오센서는 게이트 영역에 생체 분자를 고정시키는 것이 어렵고, 고정되더라도 생체 분자의 양이 미량이어서 재현성이 떨어지며, 생체 분자가 발생시키는 시그널이 적어 전류 세기 변화에 대한 검출감도가 저하되는 문제점이 있다. 본 연구에서는 반도체 리소그래피 공정을 이용하여 생체 분자를 물리 화학적 처리 없이 게이트 영역에 집중적으로 고정시킬 수 있는 기술에 대해 연구하였다. 산화막이 증착된 기판 위에 포토레지스트를 도포한 뒤 리소그래피공정을 이용하여 패터닝 하였으며 기판 위에 human embryonic kidney(HEK)-293 세포를 배양하였다. 연구결과, 친수성인 포토레지스트보다 소수성인 산화막 영역에 다수의 세포가 선택적으로 집중 배양됨을 확인하였다. 따라서 본 연구결과를 바이오센서에 적용할 경우 센서의 검출감도를 향상시킬 수 있을 것으로 기대된다.

• Journal of the Microelectronics and Packaging Society
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• v.21 no.2
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• pp.43-51
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• 2014

In 3-dimensional (3D) integrated package, thermal management is one of the critical issues due to the high heat flux generated by stacked multi-functional chips in miniature packages. In this study, we used numerical simulation method to analyze the thermal behaviors, and investigated the thermal issues of 3D package using TSV (through-silicon-via) technology for mobile application. The 3D integrated package consists of up to 8 TSV memory chips and one logic chip with a interposer which has regularly embedded TSVs. Thermal performances and characteristics of glass and silicon interposers were compared. Thermal characteristics of logic and memory chips are also investigated. The effects of numbers of the stacked chip, size of the interposer and TSV via on the thermal behavior of 3D package were investigated. Numerical analysis of the junction temperature, thermal resistance, and heat flux for 3D TSV package was performed under normal operating and high performance operation conditions, respectively. Based on the simulation results, we proposed an effective integration scheme of the memory and logic chips to minimize the temperature rise of the package. The results will be useful of design optimization and provide a thermal design guideline for reliable and high performance 3D TSV package.

• Proceedings of the Korean Vacuum Society Conference
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• 2014.02a
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• pp.131-131
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• 2014

양자점은 전통적인 유기 염료에 비해 흡광영역이 넓고 발광 피크의 폭이 좁으며, 흡광과 발광 사이의 에너지 차가 커서 검출이 용이하고, 광안정성이 우수할 뿐만 아니라, 단순히 크기를 조절함으로써 발광 피크의 에너지를 제어할 수 있는 특장 때문에 많은 연구가 진행되었다. 그러나 많은 나노입자들과 마찬가지로 실질적인 응용을 위해서는 양자점 나노입자들도 대부분 표면개질을 거쳐야 하는데, 이 과정이 까다롭고 또 표면개질 중에 나노입자들의 응집이 일어나거나 광특성이 나빠지는 등의 문제가 흔히 발생한다. 한편, 서브미크론 크기의 입자들은 나노입자에 비해 응집현상이 미미해서 상대적으로 취급이 용이하다. 그 중에서도 실리카 입자들은 합성방법도 쉽게 확립되어 있고 생체친화성이 우수하며 그 표면화학 반응이 이미 잘 알려져 있어서 활용하기가 매우 용이하다. 따라서 양자점 층을 실리카 표면 가까이에 자기조립을 통해 배열한 하이브리드 구조는 양자점의 장점을 편리하게 이용할 뿐만 아니라 실리카의 표면개질 특성도 그대로 이용할 수 있다는 이중의 장점이 있다. 본 논문에서는 코어/쉘 구조로 안정화된 II-VI 반도체 양자점 층을 아래 그림 1과 같이 실리카 콜로이드 내에 배열한 하이브리드 구조를 소개하고, 이 하이브리드 구조를 표면개질 하여 LED 칩 위에 패키징 함으로써 백색광을 제조한 연구 및 더 나아가 중심에 초상자성 클러스터 핵을 배치하고 이를 둘러싼 실리카 콜로이드 표면 가까이에 양자점 층을 배열한 초상자성 하이브리드 구조를 합성하여 이를 on-site sensor에 적용한 연구 결과를 소개한다.

• Proceedings of the SAREK Conference
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• 2003.07a
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• pp.227-227
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• 2003

• Proceedings of the Korea Society of Design Studies Conference
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• 1999.10a
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• pp.34-35
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• 1999

컴퓨터 기술을 활용한 하이테크 제품의 도래는 생활에 많은 편리함을 안겨 주었지만, 제품을 조작하는 사용자들에게 '사용의 어려움'이라는 새로운 문제를 초래하게 되었다. 과거의 많은 사용자들은 제품의 구성들을 단지 봄으로써 그것이 어떻게 작동할 것이라는 것을 인지할 수 있었지만, 현재에 많은 하이테크 제품의 작동 부분들은 그 기능들이 제품 내부의 마이크로칩 속에 내장됨으로서 형태만으로 그 기능들의 용도를 이해하기란 매우 어려운 문제가 되었다.(중략)

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.45 no.12
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• pp.8-14
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• 2008

A fully CMOS-integrated carbon nanotube (CNT) sensor array is proposed. After the sensor chip is fabricated in commercial CMOS process, the CNTs network is formed on the top of the fabricated sensor chip through the room-temperature post-CMOS processes. When the resistance of the CNT is changed by the chemical reaction, the read-out circuit in the chip measures the charging time of the $R_{CNT}$-Capacitor. finally the information of measured frequency is converted to a digital code. The CMOS sensor chip was fabricated by standard 0.18um technology and the size of the $8{\times}8$ sensor array is $2mm{\times}2mn$. We have carried out an experiment detecting the biochemical material, glutamate, using this sensor chip. From the experiment the CMOS sensor chip shows the feasibility of sensor for the simultaneous detection of the various target materials.

• Journal of the Microelectronics and Packaging Society
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• v.13 no.4
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• pp.1-7
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• 2006

A major failure mode for wafer level chip size package (WLCSP) is thermo-mechanical fatigue of solder joints. The mechanical strains and stresses generated by the coefficient of thermal expansion (CTE) mismatch between the die and printed circuit board (PCB) are usually the driving force for fatigue crack initiation and propagation to failure. In a WLCSP process peripheral or central bond pads from the die are redistributed into an area away using an insulating polymer layer and a redistribution metal layer, and the insulating polymer layer affects solder joints reliability by absorption of stresses generated by CTE mismatch. In this study, several insulating polymer materials were applied to WLCSP to investigate the effect of insulating material. It was found that the effect of property of insulating material on WLCSP reliability was altered with a solder ball layout of package.

• Journal of the Microelectronics and Packaging Society
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• v.16 no.2
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• pp.11-19
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• 2009

Thermo-mechanical behaviors of wire-bond plastic ball grid array (WB-PBGA) package assemblies are characterized by high-sensitivity moire interferometry. Using the real-time moire setup, fringe patterns are recorded and analyzed for several temperatures. Experiments are conducted for three types of WB-PBGA package that have full grid pattern and perimeter pattern with/without central connections. Bending deformations of the assemblies and average strains of the solder balls are investigated, with an emphasis on the effect of solder interconnection grid patterns, Thermal strain distributions and the location of the critical solder ball in package assemblies are quite different with the form of solder ball grid pattern. For the WB-PBGA-PC, The largest of effective strain occurred in the inner solder ball of perimeter closest to the chip solder balls. The critical solder ball is located at the edge of the chip for the WB-PBGA-FG, at the most outer solder ball of central connections for the WB-PBGA-P/C, and at the inner solder ball closest to the chip for the WB-PBGA-P.

• The Journal of Korean Institute of Electromagnetic Engineering and Science
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• v.25 no.6
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• pp.628-636
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• 2014

This paper describes the design and analysis of five-element planar array antenna of an anti-jamming satellite navigation system. We propose a design of multi-layer patch antenna for Global Positioning System(GPS) $L_1/L_2$ dual bands. The proposed antenna has two ports feeding network with a hybrid chip coupler for a broad bandwidth with Right-Handed Circular Polarization(RHCP). The measurement results show the bore-sight gains of 1.10 dBic($L_1$) and 0.37 dBic($L_2$) for the center element. The bore-sight gains of an edge element are 0.99 dBic($L_1$) and -0.57 dBic($L_2$). At a fixed elevation angle of $30^{\circ}$, antennas show average gains of -2.08 dBic ($L_1$) and -5.33 dBic($L_2$) for the center element, and average gains of -0.40 dBic($L_1$) and -2.09 dBic($L_2$) for the edge elements. The results demonstrate that the proposed array antenna is suitable for anti-jamming applications.