• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2007.06a
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• pp.88-88
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• 2007

Chemical mechanical polishing (CMP) 공정은 그 어원에서 알 수 있듯이 슬러리의 화학적인 요소와 웨이퍼에 가해지는 기계적 압력에 의해 결정되는 평탄화 기술이다. 최근, 금속배선공정에서 높은 전도율과 재료의 값이 싸다는 이유로 Cu률 사용하였으나, 디바이스의 구조적 특성을 유지하기 위해 높은 압력으로 인한 새로운 다공성 막(low-k)의 파괴와, 디싱과 에로젼 현상으로 인한 문제점이 발생하게 되었다. 이러한 문제점을 해결하고자, 본 논문에서는 Cu 표면에 Passivation layer를 형성 및 제거하는 개념으로 공정시 연마제를 사용하지 않으며, 낮은 압력조건에서 공정을 수행하기 위해, 전해질의 농도 변화에 따른 선형추의전압전류법과 순환전압전류법을 사용하여 전압활성화에 의한 전기화학적 반응이 어떤 영향을 미치는지 연구하였다.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2008.11a
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• pp.391-392
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• 2008

최근 나노 금속의 대량 생산에 대한 기술이 확보됨에 따라, 메탈젯을 이용한 연구가 활발히 진행되고 있다. 메탈젯의 연구 범위는 RFID, PCB, MLCC 전극, 태양전지전극, PDP 전극, EMC용재료 등 그 응용 범위를 넓혀 가고 있다. 이러한 응용 기술 대표적인 배선형성 기술인 PCB 제조에 대한 연구는 40um 이하의 고해상도 기판 개발을 요구하고 있다. 선폭은 40um 이하를 유지하면서, 두께는 10um 이상으로 CCL을 대체 하기 위한 기판 형성 기술은 응용기술은 가장 어려운 난이도의 기술이다. 메탈젯 기술은 매우 복합적인 연구분야로 나노 재료의 개발, 인쇄공정의 개발, 기재 표면처리 기술, 헤드 기술의 개발을 동시에 만족할 때 가능하다. 배선 형성을 위하여 나노 잉크를 이용하여 직접 인쇄를 진행하고, 소결하여 전도성을 얻게 된다. 본 연구에서는 미세노즐에 토출 가능한 잉크젯용 잉크 조성을 결정하고, 기판과의 신뢰성을 확보하기 위하여 접착력의 평가, 전도도의 평가, 건조 시간 조절을 통한 Crack 문제 해결, 미세 선폭의 균일성 조절에 관한 실험을 진행하였다.

• Journal of the Korean Vacuum Society
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• v.17 no.2
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• pp.109-112
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• 2008

The miniaturization of device size and submicron process causes serious problems in conventional metallization due to the solubility of silicon and metal at the interface, such as an increasing contact resistance in the contact hole and interdiffusion between metal and silicon. Moreover, the interaction between Cu and Si is so strong and detrimental to the electrical performance of Si even at temperatures below $200^{\circ}C$. Therefore it is necessary to implement a barrier layer between Cu and Si. So we study W-C-N diffusion barrier for prevent Cu diffusion as a function of $N_2$ gas flow and thermal stability. Especially, we also study the W-C-N diffusion barrier for analyzing the change of lattice constants.

• Korean Journal of Materials Research
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• v.7 no.6
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• pp.498-504
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• 1997

Cu는 AI보다 비저항이 더 낮고, 일렉트로마이그레이션 내성이 더 강하기 때문에 AI을 대체하여 사용될 새로운 상부배선 재료로 널리 연구되고 있다. 그러나 Cu는 SiO$_{2}$층을 통해 Si기판 속으로 확산하는 것과 같은 열적불안정성을 갖고 있으므로 Cu 배선을 위해서는 barrier금속을 함께 사용해야 한다. 지금까지 알려진 가장 우수한 재료는 TaSi$_{x}$N$_{y}$이다. Tasi$_{x}$N$_{y}$는 90$0^{\circ}C$에서 불량이 발생하는 것으로 보고된 바 있으나, 그것의 barrier특성과 관련하여 확인하고 또 새로 조사되어야 할 내용들이 많이 있다. 본 연구에서는 반응성 스퍼터링 테크닉을 사용하여 (100)Si 웨이퍼상에 TaSi$_{x}$N$_{y}$막을 증착하고, Cu에 대한 barrier재료로서 반드시 갖추어야 할 열적 안정성을 면저항의측정, X선 회절 및 AES 깊이분석 등에 의하여 조사하였다. 스퍼터링 공정에서 N$_{2}$/Ar기체의 유량비가 15%일때 열적 안정성이 가장 우수한 TaSi$_{x}$N$_{y}$막이 얻어졌다. Ta와 TaN은 각각 $600^{\circ}C$와 $650^{\circ}C$에서 불량이 발생하는 반면, TaSi$_{x}$N$_{y}$는 90$0^{\circ}C$에서 불량이 발생하였다. TaSi$_{x}$N$_{y}$의 불량기구는 다음과 같다:Cu는 TaSi$_{x}$N$_{y}$막을 통과하여 TaSi$_{x}$N$_{y}$/Si계면으로 이동한 다음 Si기판내의 Si원자들과 반응한다. 그 결과 TaSi$_{x}$N$_{y}$Si가 생성된다.

• Proceedings of the Materials Research Society of Korea Conference
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• 2012.05a
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• pp.83-83
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• 2012

금속 실리사이드는 낮은 비저항, 실리콘과의 좋은 호환성 등으로 배선 contact 물질로 널리 연구되고 있다. 특히 $CoSi_2$는 선폭의 축소와 관계없이 일정하고 낮은 비저항과 열적 안정성이 우수한 특성 등으로 배선 contact 물질로 활발히 연구되고 있다. 금속 실리사이드를 실리콘 평면기판에 형성시키는 방법으로는 열처리를 통한 금속박막과 실리콘 기판 사이에 확산작용을 이용한 SALICIDE (self-algined silicide) 기술이 대표적이며 CoSi2도 이와 같은 방법으로 형성할 수 있다. Co 박막을 증착하는 방법에는 물리적 기상증착법 (PVD)과 유기금속 화학 증착법 등이 보고되어있지만 최근 급격하게 진행 중인 소자구조의 나노화 및 고 단차화에 따라 기존의 증착 기술은 낮은 단차 피복성으로 인하여 한계에 부딪힐 것으로 예상되고 있다. ALD(atomic layer deposition)는 뛰어난 단차 피복성을 가지고 원자단위 두께조절이 용이하여 나노 영역에서의 증착 방법으로 지대한 관심을 받고 있다. 앞선 연구에서 본 연구진은 CoCp2 전구체과 $NH_3$ plasma를 사용하여 Plasma enhanced ALD (PE-ALD)를 이용한 고 순도 저 저항 Co 박막 증착 공정을 개발 하고 이를 SALICIDE 공정에 적용하여 $CoSi_2$ 형성 연구를 보고한 바 있다. 하지만 이 연구에서 PE-ALD Co 박막은 플라즈마 고유의 성질로 인하여 단차 피복성의 한계를 보였다. 이번 연구에서 본 연구진은 Co(AMD)2 전구체와 $NH_3$, $H_2$, $NH_3$ plasma를 반응 기체로 사용하여 Thermal ALD(Th-ALD) Co 및 PE-ALD Co 박막을 증착 하였다. 고 단차 Co 박막의 증착을 위하여 Th-ALD 공정에 초점을 맞추어 Co 박막의 특성을 분석하였으며, Th-ALD 및 PE-ALD 공정으로 증착된 Co 박막의 단차를 비교하였다. 연구 결과 Th-ALD Co 박막은 95% 이상의 높은 단차 피복성을 가져 PE-ALD Co 박막의 단차 피복성에 비해 크게 향상되었음을 확인하였다. 추가적으로, Th-ALD Co 박막에 고 단차 박막의 증착이 가능한 Th-ALD Ru을 capping layer로 이용하여 CoSi2 형성을 확인하였고, 기존의 PVD Ti capping layer와 비교하였다. 이번 연구에서 Co 박막 및 $CoSi_2$ 의 특성 분석을 위하여 X선 반사율 분석법 (XRR), X선 광전자 분광법 (XPS), X선 회절 분석법 (XRD), 주사 전자 현미경 (SEM), 주사 투과 전자 현미경 (STEM) 등을 사용하였다.

• Proceedings of the Korean Vacuum Society Conference
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• 2011.02a
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• pp.174-174
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• 2011

최근 전자산업의 발전은 형상 면에서 경박 단소화로 급속하게 진행되고 있으며, 전자소자 내부에서의 배선재료로 사용되고 있는 알루미늄(Al) 박막의 두께 역시 얇아지고 있다. 두께가 20nm 이하로 작은 극박막 범위에서 박막의 두께 증가에 따라 전기가 잘 흐르기 시작하는 박막의 최소두께로 정의 되는 유착두께를 실시간으로 측정하는 방법을 구현하고 임의의 금속박막과 기판의 조합에 있어서 각각의 재료에 대한 유착두께를 제공함으로써 향후 미세전자소자의 제작시 배선 재료의 선택에 대한 기초자료를 축적할 수 있다. 또한 금속박막의 증착공정 직전에 기판을 표면처리 하여 기판을 활성화시킬 때 표면처리가 박막의 유착두께에 미치는 영향에 대해 박막의 미세구조 변화 관점에서 연구함으로써 여러 가지 금속박막에 대한 유착두께를 줄일 수 있는 방법을 도출할 수 있다. 본 연구에서는 유리 기판 위에 사진 식각 공정으로 패턴을 형성하였다. 패턴이 형성된 유리 기판은 Sputter에 연결된 4 point probe에 구리 도선으로 연결한 후 DC 마그네트론 스퍼터법으로 Al과 Sn을 증착하면서 실시간으로 시간에 따른 전기저항을 측정을 하였다. 이때 Sputter 내부 진공도는 $4.6{\times}10^{-2}torr$까지 낮춰준 후 Al을 증착 할 때 진공도는 $1.1{\times}10^{-2}torr$로 맞춰주고 Ar 가스를 20 sccm 넣어준다. 이때 Al 박막의 유착 두께는 29.6 nm 이고 Sn 박막의 유착두께는 20.48 nm 이다. 유착 두께를 정의함으로써 전자소자의 크기를 최소화 할 수 있으며 실시간 전기저항 측정을 통한 금속박막의 전기전도 특성과 미세구조에 대한 기초 자료를 제공함으로써 신기술 발전에 공헌할 것이다.

• Proceedings of the Korean Vacuum Society Conference
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• 2010.02a
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• pp.238-238
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• 2010

최근 전자산업의 발전은 형상 면에서 경박 단소화로 급속하게 진행되고 있으며, 전자소자 내부에서의 배선재료로 사용되고 있는 알루미늄(Al) 박막의 두께 역시 얇아지고 있다. 두께가 20 nm 이하로 작은 극박막 범위에서 박막의 두께 증가에 따라 전기가 잘 흐르기 시작하는 박막의 최소두께로 정의 되는 유착두께를 실시간으로 측정하는 방법을 구현하고 임의의 금속박막과 기판의 조합에 있어서 각각의 재료에 대한 유착두께를 제공함으로써 향후 미세전자소자의 제작시 배선 재료의 선택에 대한 기초자료를 축적할 수 있다. 또한 금속박막의 증착공정 직전에 기판을 표면처리 하여 기판을 활성화시킬 때 표면처리가 박막의 유착두께에 미치는 영향에 대해 박막의 미세구조 변화 관점에서 연구함으로써 여러 가지 금속박막에 대한 유착두께를 줄일 수 있는 방법을 도출 할 수 있다. 본 연구에서는 유리 기판 위에 사진 식각 공정으로 패턴을 형성하고 패턴이 형성된 유리 기판은 스퍼터에 연결된 4 point probe에 구리 도선으로 연결한 후 DC 마그네트론 스퍼터법으로 Al을 증착하면서 실시간으로 시간에 따른 전기저항을 측정을 하였다. 이때 스퍼터 내부 진공도는 $4.6\;{\times}\;10^{-5}\;torr$ 까지 낮춰준 후 Al을 증착 할 때 진공도는 $1.1\;{\times}\;10^{-2}\;torr$로 맞춰주고 Ar 가스를 20 sccm 넣어준다. 1초 간격으로 전기저항을 측정한 결과 25초대에 전기저항이 급격히 감소하였으며 이때 Al 박막의 두께는 $120{\AA}$ 이고 이 두께에서부터 전류의 흐름이 좋은 것을 알 수 있다. 박막 두께에 따른 특성을 알기위해 UV 영역의 빛을 사용하는 광전자 분광기(Photoelectron Spectrometer)를 이용해 일함수를 측정하였다. Al 의 일반적인 일함수는 4.28 eV 이며, 두께가 $120{\AA}$일 때의 일함수는 4.2 eV로 거의 비슷한 값을 얻었다. 전류가 잘 흐르기 전인 12초대에서 두께가 $60{\AA}$일 때 일함수는 4.00 eV 이고 전류가 흐르기 시작한 후 50초대에서 Al 박막 두께가 $200{\AA}$ 일 때 일함수는 4.28 eV 로 일반적인 Al의 일함수와 같은 값을 얻을 수 있었다. 광전자 분광기술은 전자소자에서 중요한 전자의 성능예측에 도움을 줄 수 있으며 물질의 표면에서 더욱 다양한 정보를 얻을 수 있다. 또한 실시간 전기저항 측정을 통한 금속박막의 전기전도 특성과 미세구조에 대한 기초 자료를 제공함으로써 신기술 발전에 공헌할 것이다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.44 no.12
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• pp.18-24
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• 2007

As VLSI technology scales to nano-meter order, relatively increasing global wire-delay has added complexity to system design. Global wire-delay could be reduced by inserting pipeline-elements onto wire but it should be coupled with LIP(Latency Intensive Protocol) to have correct system timing. This combination however, drops the throughput although it ensures system functionality. In this paper, we propose a computation method useful for minimizing throughput deterioration when pipeline-elements are inserted to reduce global wire-delay. We apply this method while placing blocks in the floorplanning stage. When the necessary for this computation is reflected on the floorplanning cost function, the throughput increases by 16.97% on the average when compared with the floorplanning that uses the conventional heuristic throughput-evaluation-method.

• Information and Communications Magazine
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• v.24 no.9
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• pp.86-95
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• 2007

사무실과 가정의 컴퓨터, 대중화된 휴대폰 사용 그리고 인터넷으로 특징지어지는 정보통신 기술덕택에 현대인은 어느 정도 시간과 공간의 제약을 극복하고 있다. 그러나, 아직도 현대인은 예전에 비해 가까워진 지구촌을 여러 가지 이동체를 타고 이동을 하여야한다. 특히 현대인에게 있어서 자동차는 가정과 직장을 이어주고 업무 목적지와 휴식을 위한 휴양지를 찾아가기 위한 실질적인 이동 수단으로서 가정과 직장에 이은 또 하나의 정보통신기술이 필요한 중요한 영역이다. 따라서 미래형 자동차는 편의 주행, 쾌적 주행을 제공하고 그리고 안전 주행이 보장되는 지능형 자동차의 수요가 예견되고 있으며 이를 구현하기위해 첨단 정보통신, 전자, 제어기술이 요구되고 있다. [1][5][6] 이상과 같은 지능형 자동차 관련 응용 분야는 위 그림과 같이 자동차 여러 부위에 장착되는 첨단 전장품들에 의해서 구현이 된다. 그러나, 기존의 자동차와 달리 미래형 지능형 자동차에서는 많은 전장품들이 장착됨에따라 소요되는 전원의 용량이 증가하게되어 기존 12V에서 42V 시스템으로 바뀔 예정이다. 또한 각종 센서로부터 정보신호를 받아서 정보처리를 하고 Actuator를 제어하기 위해서 많은 전장품들간에 연결되는 신호선들의 배선이 복잡해짐에따라 생산부서에서의 공정비용이 증가하게된다. 또한 향후 석유 에너지의 고갈에 따른 전기 자동차로의 전환이 예상되는데 위에서 언급된 많은 전자장치들간 신호를 주고 받기위해 차량내 여러부위로 퍼져있는 배선들이 차지하는 무게가 상당하므로 차체의 무게를 가볍게 해야하는 차세대 전기 자동차의 성능 향상을 위해서 효율적인 In Vehicular Network 기술이 요구된다. 또한 향후 자동차에 장착된 많은 전자장치들의 고장 진단 및 내장된 SW를 효율적으로 갱신하기 위해서는 여러 전자장치들이 하나의 버스로 연결되는 In Vehicle network이 필수적이다.

• Journal of the Korean Institute of Telematics and Electronics
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• v.27 no.3
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• pp.124-130
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• 1990

This paper presents a new layout language, HAN-LALA (HANyang LAyout LAnguage), to automate the LSI/VLSI layout design. HAN-LALA is a C extension, which is easy to describe the layout. As HAN-LALA is directly compiled with no preprocessor, it renders easy debugging and short design time. For the technology independent layout design, the design rules and the process technologies are organized into seperate modules. The related objects are grouped and the placement is performed on the groups. Also the various routing modules including a river routing module and the one which can consider the forbidden regions make the layout design error-free without detailed descriptions of the layout.