• Proceedings of the KAIS Fall Conference
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• 2010.11b
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• pp.631-633
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• 2010

최근 IT 및 반도체 산업이 발달함에 따라 많은 양의 반도체칩이 생산되어 그에 따른 반도체칩의 검사 요구가 급증하고 있다. 반도체칩의 전기적 특성을 검사하기 위해서는 리노핀을 이용한 탐침방법으로 통전검사를 통해 반도체칩의 이상유무를 판단하는 검사장비를 사용하고 있다. 많은 수의 반도체칩을 검사하기 위해서는 리노핀을 고속으로 구동할 수 있는 액튜에이터가 요구되는 바, 본 논문에서는 PZT 액튜에이터를 이용하여 리노핀을 고속으로 구동시키는 세라믹칩 성능검사용 액튜에이터를 개발했다.

• 발명특허
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• v.13 no.9 s.151
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• pp.54-57
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• 1988

• IE interfaces
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• v.10 no.1
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• pp.79-93
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• 1997

지난 30여 년간 반도체 제조 공정 중 FAB공정에서 칩 수율 모델의 개발과 적용은 반도체생산 계획 및 조업 관리를 위해 반도체 제조사들에게는 중요한 관리 대상이 되어 왔으며 제조업체들은 다양한 수율 모델들을 각 업체의 조건에 맞게 채택, 적용하여 왔다. 집적 기술의 발전은 반도체 칩의 크기에도 변화를 가져와 웨이퍼상의 결점들이 형성하는 클러스터를 설명할 수 있어야 했으며 칩 면적의 증가는 새로운 수율 모델을 개발케 하였다. 본 논문은 반도체 제조 공정에 대한 고찰과 수율 계산에 영향을 미치는 결점의 클러스터 효과 및 결점 크기를 중심으로 하는 치명 확률에 대하여 살펴보고, 포아송 모델에서 파생된 대표적인 칩 수율 모델들에 대한 설명과 칩 면적의 변화에 따른 각 모델별 수율 계산 비교 및 반도체 수율의 이용에 대하여 기술한다.

• Proceedings of the Korean Society Of Semiconductor Equipment Technology
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• 2002.11a
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• pp.64-68
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• 2002

플립칩 공정에서는 반도체 칩과 기판사이의 열팽창계수(CTE : Coefficient of Thermal Expansion)의 차와 외적 충격과 같은 이유로 인해 피로균열(Fatigue crack)이나 치명적인 전기적 결함이 발생하게 된다. 이런 부정적인 요인들로부터 칩을 보호하고 신뢰성을 향상시키기 위해서 플립칩 언더필 공정이 적용되고 있다. 본 연구에서는 기존의 몰딩 공정을 응용한 플립칩 언디필 방법을 소개하였다. 공정 이론과 디바이스를 소개하였으며, 시뮬레이션 및 수식을 통하여 최적의 언더필을 위한 몰더 설계 조건을 구하였다. 그리고 본 연구를 통해 기대되는 공정의 장점을 제시하였다.

• 발명특허
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• v.13 no.8 s.150
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• pp.60-63
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• 1988

• 발명특허
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• v.13 no.7 s.149
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• pp.13-13
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• 1988

• Proceedings of the Korean Society Of Semiconductor Equipment Technology
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• 2003.05a
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• pp.88-93
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• 2003

IC 패키지 기술중 Underfilling 은 칩과 기판사이에 Encapsulant의 표면장력을 이용하여 주입하고 경화시킴으로써 전기적 기계적 보강력을 제공하는 기술로서 시스템 칩의 발전과 함께 차세대 패키징 기술중의 하나이다. 본 연구에서는 기존의 Underfilling 공정을 개선하여 충전시간을 획기적으로 줄일 수 있는 가압식 Underfilling 공정을 이용하여 차세대 반도체 패키징에 적용할 수 있는 가능성을 파악하였다. 이를 위하여 칩과 기판사이에 주입되고 경화되는 Encapsulant의 유동특성을 파악하였다. 가압식 Underfilling기술은 아직까지 상용화되지 않은 미래기술로써 효율적인 몰드 설계를 위하여 Encapsulant 종류에 따라 Gate 위치, Bump Pattern 및 개수, 칩과 기판 사이의 거리, Side Region에 따른 유동특성등의 파악이 중요하다. 본 연구에서는 $DEXTER^{TM}(US)$의 Encapsulant FP4511 을 사용하여 Cavity 내에 Void 를 없앨 수 있는 주입조건을 찾아내고 Underfilling 시간을 감소시킬 수 있는 모사를 진행하였다.

• Proceedings of the Korean Society Of Semiconductor Equipment Technology
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• 2005.05a
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• pp.89-95
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• 2005

본 논문에서 베어 칩 장착을 위한 새로운 시스템을 개발하였다. 새롭게 제안된 시스템은 안정된 힘 제어를 위한 매크로/마이크로 위치제어 시스템을 가지고 있다. 매크로 액츄에이터는 장착 시스템의 전반적인 위치 이동을 하고, 마이크로 액츄에이터는 베어 칩과 인쇄회로기판사이에 발생할 수 있는 과도한 접촉력을 줄이기 위해 정밀 위치제어를 수행하는 데 이용된다 제안된 시스템의 성능을 평가하기 위해 매크로 액츄에이터 만으로 구성된 베어 칩 장착 시스템과 비교하였다. 다양한 장착속도, 인쇄회로기판의 강성 등과 같은 장착 환경을 다양하게 변화시켜 가면서 시스템의 성능을 평가하고자 하였다. 결과적으로 베어 칩의 안정된 장착을 위한 시스템으로서의 효능을 보여 줄 수 있었다.

• The Science & Technology
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• v.34 no.2 s.381
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• pp.32-33
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• 2001

지난 97년말 설립된 한국과학기술원 뇌과학연구센터는 최근 음성인식 반도체칩을 국내에서는 처음으로 세계에서도 미국과 일본에 이어 세번째 개발에 성공했다. 이번에 개발한 반도체칩은 '화자 독립형'으로, 여러 사람의 음성을 인식할 수 있으며 잡음이 있는 상황에서도 우수한 성능을 나타낸다. 이 연구센터의 연구에 참여하는 인원은 전국에서 박사 1백여명과 석ㆍ박사과정 학생을 포함해 모두 4백25명이나 된다.

• Journal of IKEEE
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• v.18 no.3
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• pp.349-355
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• 2014

In semiconductor IP reuse, precise understanding of semiconductor IP interfaces is essential for integrated chip design. However, in general, these interfaces are described in the original designer's description style. Furthermore, their description method are not unified, so it is very difficult for the chip integration designer to understand them. This paper proposes a standardized description method of semiconductor IP interfaces. It consists of 9 items such as IP information, description level, model provision, data type, interface information, port information, signal information, protocol information, and source file. The proposed method helps the chip integration designer to understand semiconductor IP interfaces and to integrate them into a single chip.