• Proceedings of the IEEK Conference
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• 2003.07b
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• pp.867-870
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• 2003

본 논문은 멀티미디어 데이터 처리를 위한 효율적인 RISC 프로세서 유닛의 설계를 목표로 Vector 프로세서의 SIMD(Single Instruction Multiple Data) 개념을 바탕으로 고정된 연산기 데이터 비트 수에 비해 상대적으로 작은 비트수의 데이터 연산의 부분 병렬화를 통하여 멀티미디어 데이터 연산의 기본이 되는 곱셈누적(MAC : Multiply and Accumulate) 연산의 성능을 향상 시킨다. 또한 기존의 MMX나 VIS 등과 같은 범용 프로세서들의 부분 병렬화를 위해 전 처리 과정의 필요충분조건인 데이터의 연속성을 위해 서로 다른 길이의 데이터 흑은 비트 수가 작은 멀티미디어의 데이터를 하나의 데이터로 재처리 하는 재정렬 혹은 Packing/Unpacking 과정이 성능 전체적인 성능 저하에 작용하게 되므로 본 논문에서는 기존의 프로세서의 연산기 구조를 재이용하여 병렬 곱셈을 위한 연산기 구조를 구현하고 이를 위한 데이터 정렬 연산 구조를 제안한다.

• Proceedings of the Korean Information Science Society Conference
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• 2004.10a
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• pp.541-543
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• 2004

배터리의 용량이 제한적인 핸드헬드 시스템에서의 주요 전력소비원인 프로세서의 전력소비를 절감시키기 위한 동적전압변경 기법에 관련한 많은 연구가 이루어지고 있으나, 프로세서에 집중된 DVS는 MPEG클립 재생과 같은 멀티미디어 응용프로그램에 있어서 빈번히 발생하는 프로세서와 주 메모리간의 상호작용은 충분히 설명하지 못하고 있다. 본 연구에서는 주 메모리와 프로세서간의 상호작용을 반영한 동적 전압변경을 제시하고 실제 시스템에서의 구현 결과를 제시함으로써 메모리인지 동적전압변경 기법이 멀티미디어 응용에 있어서 고전적 DVS방법보다 QoS를 유지하면서 부가적인 전력 절감을 할 수 있음을 보인다.

• Proceedings of the Korean Information Science Society Conference
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• 2004.10a
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• pp.547-549
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• 2004

비교적 적은 수의 레지스터를 사용하는 내장형 프로세서에서 미디어 데이터를 처리할 때, 레지스터 부족으로 인하여 프로세서의 성능이 현저히 감소하는 경우가 있다. 본 논문에서는 이를 Shadow 레지스터 기법을 사용하여 해결하는 방안을 제안한다. 프로토타입 프로세서를 사용한 비교 실험에서, 제안된 기법은 약 16.7%의 하드웨어 추가로 구현될 수 있으며, 실행기간을 약 16-28%, 감소시키고 실행 프로그램의 크기를 약 3.3-5% 감소시킬 수 있음을 보였다. 본 논문의 실험 결과는 이상적인 메모리 모델 하에서 얻어진 것으로서 실제적인 환경에서는 더욱 큰 이득이 예상된다.

• Journal of the Institute of Convergence Signal Processing
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• v.9 no.3
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• pp.213-218
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• 2008

This paper describes hardware-based high speed multimedia data reassembly processor for remote multimedia Set-Top-Box(MSTB) of interactive satellite multimedia communication system. The conventional multimedia data reassembly scheme is based on software processing of MSTB. As increasing of transmission rate for multimedia data services, the CPU load of remote MSTB is increased and reassembly performance of MSTB is limited. To provide high speed multimedia data service to end user, we proposed hardware based high speed multimedia data reassembly processor. It is implemented by using an FPGA, a PCI interface chip, and RAMs. And it is integrated in MSTB and tested. It has been confirmed to meet required all functions and processing rate up to 116Mbps.

• Journal of the Korea Society of Computer and Information
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• v.16 no.10
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• pp.11-21
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• 2011

This paper introduces an SIMD(Single Instruction Multiple Data) based parallel processor that efficiently processes massive data inherent in multimedia. In addition, this paper implements MMX(MultiMedia eXtension)-type instructions on the data parallel processor and evaluates and analyzes the performance of the MMX-type instructions. The reference data parallel processor consists of 16 processors each of which has a 32-bit datapath. Experimental results for a JPEG compression application with a 1280x1024 pixel image indicate that MMX-type instructions achieves a 50% performance improvement over the baseline instructions on the same data parallel architecture. In addition, MMX-type instructions achieves 100% and 51% improvements over the baseline instructions in energy efficiency and area efficiency, respectively. These results demonstrate that multimedia specific instructions including MMX-type have potentials for widely used many-core GPU(Graphics Processing Unit) and any types of parallel processors.

• Journal of the Korea Society for Simulation
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• v.15 no.1
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• pp.59-67
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• 2006

In this paper, we propose an effective use of SuperSQL for efficient media publication that utilizes relational databases. SuperSQL is an enhanced SQL processing system that converts data stored in relational databases into a variety or applied formats, such as XML and HTML, as a result or query. In order to integrate various media generators in SuperSQL query processor, we discuss methods to prepare both for new media promptly and for efficient media publication processing system. This research makes two main contributions: (1) it is a study about methods to integrate media generators by combining common processes in SuperSQL query processor, and (2) it introduces the trinity data model, which divide the media generating processes into three aspects, which are value, structure and medium abstraction. We also show the good performance and feasibility of our system.

• Journal of the Korean Institute of Telematics and Electronics C
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• v.36C no.10
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• pp.56-65
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• 1999

This paper presents an architecture and its instruction set for a graphic coprocessor(GCP) which can be used for a multimedia server. The proposed instruction set employs parallel architecture concepts, such as SIMD and Superscalar. GCP consists of a scheduler and four functional units. The scheduler solves an instruction bottleneck problem causing by sharing with four general processors(GPs). GCP can execute up to 4 instructions in parallel. It consists of about 56,000 gates and operates at 30 MHz clock frequency due to speed limitation of SOG technology. GCP meets the real-time DCT algorithm requirement of the CIF image format and can process up to 63 frames/sec for the DCT Algorithm and 21 frames/sec for the Full Block matching Algorithm of the CIF image format.

• Proceedings of the Korean Information Science Society Conference
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• 2000.04a
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• pp.86-88
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• 2000

멀티미디어 태스크는 기존 범용 운영 체제의 시분할 스케줄러에서 만족시킬 수 없는 시간적 요구사항을 가진다. 이런 태스크를 기존의 시분할 태스크와 함께 서비스하기 위해서는 새로운 스케줄링 프레임워크가 필요하다. FQ(Fair Queueing)은 태스크의 공유비율에 비례하여 자원을 할당하는 방법으로 이질적인 태스크(멀티미디어 태스크, 일반 시분할 태스크)가 공존하는 개방적인 환경에서의 스케줄링 정책으로 적합하다는 특징이 있다. 본 논문에서는 FQ의 종류인 WFQ(Weighted Fair Queueing)를 개선하여 하나의 스케줄러에서 다른 두 부류의 태스크를 모두 처리하는 요구비율 기반의 프로세서 예약 기법을 제안한다. 실시간 태스크와 시분할 태스크를 처리하기 위해서 실시간 부류의 태스크를 우선적으로 배치하고, 실시간 부류 태스크의 실행 사이에 시분할 태스크를 스케줄하여 실시간 태스크에 대해서 보장된 서비스를, 시분할 태스크에 대해서는 이 태스크에 할당된 예약만큼의 프로세서 시간을 제공한다. 모의 실험에서는 제안한 프로세서 예약 방식이 실시간 태스크와 시분할 태스크를 효율적으로 처리하며 기존의 WFQ보다 더 안정적임을 보인다.

• Journal of the Institute of Electronics Engineers of Korea CI
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• v.41 no.1
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• pp.9-18
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• 2004

This paper presents an efficient image compression method for memory reduction in multimedia processor which can be simply implemented in hardware and provides high performance. The multimedia processor, which includes processing of high-resolution images and videos, requires large memories: they are external frame memories to store frames and internal line memories for implementing some linear filters. If we can reduce those memories by adopting a simple compression method in multimedia processor, it will strengthen its cost competitiveness. There exist many standards for efficiently compressing images and videos. However, those standards are too complex for our purpose and most of them are 2-D block-based methods, which do not support raster scanned input and output. In this paper, we propose a low-complexity compression method which has good performance, can be implemented with simple hardware logic, and supports raster scan. We have adopted 1${\times}$8 Hadamard transform for simple implementation in hardware and compression efficiency. After analyzing the coefficients, we applied an adaptive thresholding and quantization. We provide some simulation results to analyze its performance and compare with the existing methods. We also provide its hardware implementation results and discuss about cost reduction effects when applied in implementing a multimedia processor.

• Journal of the Korea Society of Computer and Information
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• v.16 no.1
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• pp.1-9
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• 2011

Recently, as mobile multimedia devices are used more and more, the needs for high-performance and low-energy multimedia processors are increasing. Application-specific integrated circuits (ASIC) can meet the needed high performance for mobile multimedia, but they provide limited, if any, generality needed for various application requirements. DSP based systems can used for various types of applications due to their generality, but they require higher cost and energy consumption as well as less performance than ASICs. To solve this problem, this paper proposes a single instruction multiple data (SIMD) based many-core processor which supports high-performance and low-power image data processing while keeping generality. The proposed SIMD based many-core processor composed of 16 processing elements (PEs) exploits large data parallelism inherent in image data processing. Experimental results indicate that the proposed SIMD-based many-core processor higher performance (22 times better), energy efficiency (7 times better), and area efficiency (3 times better) than conversional commercial high-performance processors.