• 한국건설관리학회논문집
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• 제13권6호
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• pp.133-142
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• 2012

최근 저탄소 녹색성장 등 건설 환경의 변화에 따라 친환경적이고 시공 효율성을 극대화할 수 있는 유닛모듈러 공법 등과 같은 새로운 건축시스템에 대한 요구가 증대되고 있다. 유닛모듈러 공법은 전체 공정의 80%이상을 공장에서 제작하고 현장에서는 유닛모듈 조립과 마감작업 위주로 작업이 진행되므로 설계 및 공장 제작 등 현장시공 이전 단계의 품질이 건축물 전체의 품질을 좌우하는 특성을 가진다. 국내 유닛모듈러 공법은 2003년 학교 건축물의 적용을 시작으로 점차 확대되고 있지만, 적용 사례와 관련 자료의 부족, 모듈러 생산업체의 영세성 등으로 유닛모듈러 공법의 특성을 충분히 반영한 설계, 공장제작 및 현장시공은 아직 이루어지지 못하고 있는 실정이다. 본 연구는 국내 유닛모듈러 건축물의 설계품질 향상의 일환으로 공장제작 및 현장시공 단계에서의 문제점을 도출하고, 그 원인을 비교 분석함으로써 유닛모듈러 건축물의 설계 초기 단계에서 고려해야 할 주요 검토 항목을 제시하였다.

• 한국항해항만학회:학술대회논문집
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• 한국항해항만학회 2012년도 춘계학술대회
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• pp.428-430
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• 2012

플로팅 건축물은 현장 시공에 제약 조건이 발생할 가능성이 높아 현장 시공을 최소화할 필요가 있다. 이 연구에서는 현장 시공을 최소화할 수 있는 모듈러 설계를 플로팅 건축물 상부공간에 적용하기 위하여, 먼저 프로젝트 초기 단계에서의 고려 사항을 검토하였고, 소규모 레저용 플로팅 주거공간을 대상으로 모듈러 설계를 적용하는 방안을 시도하였다.

• 한국정보과학회논문지:시스템및이론
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• 제26권9호
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• pp.1055-1063
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• 1999

공개키 암호화 시스템에서 주된 연산은 512비트 이상의 큰 수에 의한 모듈러 지수 연산으로 표현되며, 이 연산은 내부적으로 모듈러 곱셈을 반복적으로 수행함으로써 계산된다. 본 논문에서는 Montgomery 알고리즘을 분석하여 right-to-left 방식의 모듈러 지수 연산에서 공통으로 계산 가능한 부분을 이용하여 모듈러 제곱과 모듈러 곱셈을 동시에 수행하는 선형 시스톨릭 어레이를 설계한다. 설계된 시스톨릭 어레이는 VLSI 칩과 같은 하드웨어로 구현함으로써 IC 카드나 smart 카드에 이용될 수 있다.Abstract The main operation of the public-key cryptographic system is represented the modular exponentiation containing 512 or more bits and computed by performing the repetitive modular multiplications. In this paper, we analyze Montgomery algorithm and design the linear systolic array for performing modular multiplication and modular squaring simultaneously using the computable part in common in right-to-left modular exponentiation. The systolic array presented in this paper could be designed on VLSI hardware and used in IC and smart card.

• 한국정보과학회논문지:시스템및이론
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• 제26권7호
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• pp.743-751
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• 1999

공개키 암호 시스템에서 모듈러 지수 연산은 주된 연산으로, 이 연산은 내부적으로 모듈러 곱셈을 반복적으로 수행함으로써 계산된다. 본 논문에서는 GF(2m)상에서 수행할 수 있는 Montgomery 알고리즘을 분석하여 right-to-left 방식의 모듈러 지수 연산에서 공통으로 계산 가능한 부분을 이용하여 모듈러 제곱과 모듈러 곱셈을 동시에 수행하는 선형 시스톨릭 어레이를 설계한다. 본 논문에서 설계한 시스톨릭 어레이는 기존의 곱셈기보다 모듈러 지수 연산시 약 0.67배 처리속도 향상을 가진다. 그리고, VLSI 칩과 같은 하드웨어로 구현함으로써 IC 카드에 이용될 수 있다.Abstract One of the main operations for the public key cryptographic system is the modular exponentiation, it is computed by performing the repetitive modular multiplications. In this paper, we analyze Montgomery's algorithm and design a linear systolic array to perform modular multiplication and modular squaring simultaneously. It is done by using common-multiplicand modular multiplication in the right-to-left modular exponentiation over GF(2m). The systolic array presented in this paper improves about 0.67 times than existing multipliers for performing the modular exponentiation. It could be designed on VLSI hardware and used in IC cards.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2017년도 춘계학술대회
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• pp.191-193
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• 2017

2048-bit의 키 길이를 지원하는 공개키 암호 프로세서 RSA-2048을 설계하였다. RSA 암호 연산에 사용되는 핵심 기능블록인 모듈러 곱셈기는 Word-based Montgomery Multiplication 알고리듬으로 설계하였으며, 모듈러 지수 승은 L-R binary exponentiation 알고리듬으로 설계하였다. 2048-bit의 큰 정수를 저장하기 위한 레지스터를 메모리로 대체하고, 곱셈기에 필요한 최소 레지스터만 사용하여 전체 하드웨어 자원을 최소화 하였다. Verilog HDL로 설계된 RSA-2048 프로세서를 RTL-시뮬레이션을 통해 기능을 검증하였다. 작은 소형 디바이스들 간에 인증 및 키 관리가 중요해짐에 따라 설계된 RSA-2048 암호 프로세서를 하드웨어 자원, 메모리가 제한된 응용 분야에 활용 할 수 있다.

• 정보학연구
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• 제3권1호
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• pp.61-72
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• 2000

본 논문에서는 RSA 공개키 암호시스템에서 암호의 안전성을 위하여 증가되는 암호키(key)의 비트 크기에 대응한 내부 연산기 설계를 효율적으로 할 수 있는 bit-slice형 모듈러 곱셈 알고리즘을 제안하였고, 제안된 알고리즘에 따른 모듈러 곱셈기를 FPGA칩을 이용하여 구현함으로써 제안된 알고리즘의 동작을 검증하였다. 제안된 bit-slice형 모듈러 곱셈 알고리즘은 Walter 알고리즘을 수정하여 도출하였으며, 구현된 모듈러 곱셈기는 bit-slice 구조로 되어 암호키(key)의 비트 확장에 대응한 모듈러 곱셈기의 오퍼랜드 비트 확장이 용이하며, 표준 하드웨어 기술언어(VHDL)로 모델링 하여 전용 하드웨어로 설계되는 RSA 공개키 암호 시스템의 구현에 응용될 수 있도록 하였다.

• 한국건설관리학회논문집
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• 제14권5호
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• pp.164-174
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• 2013

우리나라의 모듈러 공법은 컨테이너하우스나 경량스틸 하우스로만 인식되고 있어, 수요창출에 상당한 어려움이 있다. 실제로 모듈러빌딩 활성화에 가장 큰 장애요인은 안정된 수요에 근거한 지속적인 공장 생산이 거의 어렵다는 것이다. 본 연구는 모듈러 공법의 대표적인 미국과 영국의 모듈러 기업의 사례 조사를 통하여, 건물 유형별로 모듈러 공법의 성공요인을 우선적으로 도출하였다. 10개의 건물유형과 9개의 성공요인으로 정리하여 조사한 결과, 주거시설은 공기단축, 설계성능, 경제성 순으로 중요도가 높았으며, 교육시설의 경우에는 공기단축, 친환경성, 경제성, 융통성 순으로 나타났다. 병원시설은 공기단축, 융통성, 경제성, 친환경성이 주요 성공요인으로 나타났으며, 이러한 성공요인들이 확보될 경우 우리나라에서도 모듈러 공법의 성공 가능성은 충분히 있다고 생각된다. 주거시설의 겨우 표준화된 모듈 설계안의 반복적인 활용을 통하여, 성공요인을 확보할 수 있으며, 교육시설의 경우, 단모듈-장모듈의 타입화된 모듈의 설계안을, 병원시설의 경우 증축기술의 개발을 통한 성공요인이 확보할 수 있을 것이다. 모듈러공법의 수요창출 방안을 적용할 수 있는 잠재적인 시장의 규모는 주거시설의 경우, 연간 약 12,000호 규모의 시장이 형성 가능하며 기숙사의 경우, 2012년 1,515억 원 정도의 시장규모를 볼 때, 모듈러 공법의 시장 확보가 충분히 가능하다. 교육시설의 경우, 주거시설보다 평면의 반복정도가 더 높기 때문에 충분한 시장형성이 가능하다. 병원시설의 증축시장은 2012년 1,045억 원 정도의 규모로 모듈러 공법이 적용된 사례가 전무하지만 앞으로의 진출 가능성은 충분하다. 본 연구에서 제안한 건물 유형별 수요창출 방안은 발주자가 공법을 선정할 때, 건물 유형에 맞는 전략을 수립하는 데에 조언으로서 활용할 수 있으며, 잠재적 시장을 파악한 결과 충분한 시장 규모를 확보할 수 있을 것이라고 기대할 수 있다. 또한 모듈러 설계 및 제조업체는 본 연구에서 제안한 방안을 사업전략으로 활용함으로써 전략적으로 건물 유형에 맞는 사업 방향을 설정하여 지속적인 수요창출을 기대할 수 있을 것이라고 생각한다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2000년도 추계학술발표논문집 (상)
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• pp.849-852
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• 2000

본 논문에서는 RSA 암호 시스템의 Montgomery 모듈러 곱셈 알고리듬을 개선한 고속 모듈러 곱셈 알고리듬을 제안하고, Hybrid 구조의 가산기를 사용한 고속 모듈러 곱셈 알고리듬의 설계에 관하여 기술한다. 기존 Montgomery 알고리듬에서는 부분합계산시 2번의 덧셈연산이 요구되지만 제안된 방법에서는 단지 1번의 덧셈 연산으로 부분 합을 계산할 수 있다. 또한 덧셈 연산 속도를 향상시키기 위하여 Hybrid 구조의 가산기를 제안한다. Hybrid 가산기는 기존의 CLA(Carry Look-ahad Adder)와 CSA(Carry Select Adder)알고리듬을 혼합한 구조를 기본으로 하고 있다. 제안된 고속 모듈러 곰셈기는 VHDL(VHSIC Hardware Description Language)을 이용하여 모델링하였고, $Synopsys^{TM}$사의 Design Analyzer를 이용하여 논리합성(Altera 10K lib. 이용)을 수행하였다. 성능 분석을 위하여 Altera MAX+ PLUS II 상에서 타이밍 시뮬레이션을 수행하였고, 실험을 통하여 제안한 방법의 효율성을 입증하였다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2002년도 춘계학술발표논문집 (하)
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• pp.809-812
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• 2002

본 논문은 RSA 암호시스템에서 고속 모듈러 곱셈을 위한 최적화된 시스톨릭 어레이의 설계를 제안한다. 제안된 방법에서는 미리 계산된 가산결과를 사용하여 개선된 몽고메리 모듈러 곱셈 알고리듬을 제안하고, 고속 모듈러 곱셈을 위한 새로운 구조의 시스톨릭 어레이를 설계한다. 미리 계산된 가산결과를 얻기 위해 CLA(Carry Look-ahead Adder)를 사용하였으며, 이 가산기는 덧셈연산에 있어서 캐리전달 지연이 제거되므로 연산 속도를 향상 시킬 수 있다. 제안된 시스톨릭 구조는VHDL(VHSlC Hardware Description Language)을 사용하여 동작적 수준을 기술하였고, Ultra 10 Workstation 상에서 $Synopsys^{TM}$ 툴을 사용하여 합성 및 시뮬레이션을 수행하였다. 또한, FPGA 구현을 위하여 Altera MaxplusII를 사용하여 타이밍 시뮬레이션을 수행하였고, 실험을 통하여 제안한 방법을 효율성을 확인하였다.

• 정보보호학회논문지
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• 제10권4호
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• pp.3-11
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• 2000

본 논문에서는 몽고메리 알고리즘을 사용하여 모듈러 곱셈을 빠르게 수행하는 선형 시스톨릭 어레이를 설계하고, 이 곱셈기와 LR 이진 제곱 곱셈 알고리즘을 사용하여 n 비트 메시지 블록에 대해 모듈러 지수 연산을 수행하는 지수 연산 프로세서를 설계한다 이 프로세서는 제어장치, 입출력 시프트 레지스터, 지수 연산 장치 등 3개의 영역으로 나 누어진다. 설계된 지수 연산 프로세서의 동작을 검증하기 위해 VHDL를 사용하여 모델링하고 MAX+PLUS II를 사용하여 시뮬레이션 한다. 메시지 블록의 길이 n=512일 때 설계된 지수 연산 프로세서의 지연 시간은 59.5ms이다. 설계된 모듈러 지수 연산 프로세서는 RSA 칩(chip)에 이용될 수 있을 것이다.