• 한국컴퓨터정보학회논문지
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• 제10권2호
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• pp.87-95
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• 2005

고성능 마이크로프로세서에서 값 예측기는 한 명령어의 결과를 미리 예측하여 명령들 간의 데이터 종속관계를 극복하고 실행함으로써 명령어 수준 병렬성(Instruction Level Parallelism, ILP)을 향상시키는 기법이다. 본 논문에서는 ILP 프로세서 명령어 수준 병렬성의 성능향상을 위하섞 값을 미리 예측하여 병렬로 이슈하고 수행하는 값 예측기를 비교 분석하여 각 테이블 갱신 시점에 따른 예측기별 평균 성능향상과 예측률 및 예측정확도를 측정하여 평가한다 이러한 타당성을 검증하기 위해 실행구동방식 시뮬레이터를 사용하여 SPECint95 벤치마크를 시뮬레이션하여 비교한다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2004년도 춘계학술발표대회
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• pp.157-160
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• 2004

본 논문은 미국 차세대 디지털 케이블 방송 표준 규격인 오픈케이블($OpenCable^{TM}$)의 수신제한 모듈인 CableCard의 Physical Layer를 SystemC의 TLM(Transaction Level Modeling)과 RTL(Register-Transfer Level) 모델링 기법으로 설계하였다. 본 논문에서 설계한 CableCard의 Physical Layer는 PCMCIA Interface, Command Inteface 그리고 MPEG-2 TS Interface 로 구성된다. CableCard가 전원이 인가될 때, 카드 초기화를 위하여 동작하는 PCMCIA 인터페이스는 16 비트 PC 카드 SRAM 타입으로 2MByte Memory와 100ns access time으로 동작할 수 있게 설계하였다. PCMCIA 카드 초기화 동작이 완료된 후, CableCard의 기능을 수행하기 위하여 두 개의 논리적 인터페이스가 정의되는데 하나는 MPEG-2 TS 인터페이스이고, 다른 하나는 호스트(셋톱박스)와 모듈 사이의 명령어들을 전달하는 명령어 인터페이스(Command Interface)이다. 명령어 인터페이스(Command Interface)는 셋톱박스의 CPU와 통신하기 위한 1KByte의 Data Channel과 OOB(Out-Of-Band) 통신을 위한 4KByte의 Extended Channel 로 구성되고, 최대 20Mbits/s까지 동작한다. 그리고 MPEG-2 TS는 100Mbits/s까지 동작을 수행할 수 있게 설계하였다. 설계한 코드를 실행한 후, Cadence사의 SimVision을 통해서 타이밍 시뮬레이션을 검증하였다.

• 대한전자공학회논문지SD
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• 제41권7호
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• pp.43-52
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• 2004

본 논문은 마이크로프로세서의 설계과정 중, 중요도가 크게 부각되고 있는 기능 검증을 좀더 효율적으로 할 수 있는 검증환경을 제안한다. 본 검증 환경은 테스트 벡터 생성부분, 시뮬레이션 부분, 결과 비교 부분으로 구성되어 있다. 기존에 사용되던 검증 방법보다 좀더 효율적인 기능 검증이 가능하도록 하기 위해 바이어스 랜덤 테스트 벡터 생성기를 사용하였고, 참조모델로 재정의 가능 명령어 수준 시뮬레이터를 사용하였다. 본 검증 환경에서 수행된 결과를 비교함으로써 일반적인 테스트벡터에서 발견하기 어려운 오류 유형을 발견하고 새로운 오류 유형의 기준을 제시하는 효과를 지닌다.

• 한국정보처리학회논문지
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• 제7권1호
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• pp.245-251
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• 2000

파이프라인 프로세서를 위한 이중 경로 전략의 성능을 개선하기 위해, 본 논문에서는 통합 신뢰 매커지즘과 적극적 이중경로 전략(EDPS)을 제안한다. 통합 신뢰 매커니즘은 동적 신뢰 매커니즘과 정적 신뢰 매커니즘을 결합한 것으로 기존의 신뢰 매커니즘보다 신뢰 예측 정확도를 높일 수 있고 제안하는 EDPS와 결합하여 사용한다. EDPS는 높은 신뢰 집합에 g속하는 분기 명령어도 가능한 경우에는 두 경로를 모두 사용하여 조건 분기 명령어로 인해 발생하는 분기 지연의 총합을 줄일 수 있다. 6개 벤치마크에 대한 추적 기반의 시뮬레이션을 통해, 제안된 통합 신뢰 매커니즘을 사용하는 EDPS가 기존의 선택적 이중 경로 실행에 비해 분기 지연의 총합을 22%을 줄일 수 있다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2001년도 봄 학술발표논문집 Vol.28 No.1 (A)
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• pp.13-15
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• 2001

슈퍼스칼라 프로세서에서 값 예측기는 한 명령어의 결과를 미리 예측하여 명령들 간의 데이터 종속관계를 극복하고 실행함으로써 명령어 수준 병렬성 (Instruction Level Parallesim, ILP)을 향상시키는 기법이다. 최근의 값 예측기는 프로세서의 명령 이슈율이 커짐에 따라 예측 테이블의 갱신이 테이블의 참조 속도를 따라가지 못하여 예측기의 성능이 저하되는 경향이 있다. 본 논문에서는 이러한 성능저하를 줄이기 위해 명령의 결과가 나올 때까지 기다리지 않고 테이블 값을 모험적으로 갱신(speculative update)하는 스트라이드 값 예측기를 제안한다. 제안된 방식의 타당성을 검증하기 위해 SimpleScalar 시뮬레이터 상에 제안된 예측기를 구현하여 SPECint95 벤치마트를 시뮬레이션하고 제안된 스트라이드 모험적 갱신(stride speculative update)이 기존의 스트라이드 예측기 보다 성능이 향상됨을 보인다.

• 한국콘텐츠학회:학술대회논문집
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• 한국콘텐츠학회 2011년도 춘계 종합학술대회 논문집
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• pp.271-272
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• 2011

슈퍼컴퓨터 기반 시뮬레이션을 수행하기 위해서는 해석 프로그램에서 받아들이는 형태의 입력 파일을 수작업으로 작성해야 할 뿐만 아니라, 명령어 기반 인터페이스에 익숙하여야 한다. 본 논문에서는 가상척추 시뮬레이션을 지원하기 위한 슈퍼컴 기반 가상 척추 시뮬레이션 환경을 소개한다.

• 전자공학회논문지CI
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• 제45권3호
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• pp.142-148
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• 2008

복호된 영상의 블록 경계에서 발생하는 왜곡을 보정하기 위해 사용된 H.264/AVC 표준의 디블록킹 필터는 개선된 품질의 영상을 제공하지만, 이에 사용되는 복잡한 필터링 연산은 복호기의 처리 시간을 지연시키는 주된 요인이 되고 있다. 본 논문에서는 이러한 필터링 연산을 더 빠르게 수행할 수 있는 명령어를 제안하고 ASIP을 구성하여 디블록킹 필터를 가속하였다. LISA를 이용하여 MIPS 기반의 기준 프로세서를 설계하고 디블록킹 필터 모델을 시뮬레이션하여 제안하는 명령어 적용에 따른 실행 사이클의 성능 향상을 비교하였으며, 설계된 기준 프로세서를 CoWare의 Processor Designer를 통해 HDL을 생성하고 Synopsys의 Design Compiler를 이용하여 TSMC 0.25um 공정으로 합성하고 제안하는 명령어를 추가할 경우에 대해 면적 및 동작 지연시간 등을 비교하였다. 합성 결과, 제안하는 명령어 셋을 적용함에 따라 면적 및 동작 지연시간에서 각각 7.5%와 3.2%의 증가를 보였으며, 이로 인해 실행 사이클 면에서는 평균 18.18%의 성능 향상을 보였다.

• 대한전자공학회논문지SD
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• 제38권6호
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• pp.420-435
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• 2001

최근의 멀티미디어의 발달에 따라 범용 프로세서에서 멀티미디어 데이터를 효과적으로 처리하려는 연구가 계속되고 있다. 본 논문에서는 범용 프로세서 안에서 멀티미디어 데이터를 효율적으로 처리할 수 있는 명령어들과 그 프로세서의 구조를 제안하고 이를 HDL(Hardware Description Language)로 행위 레벨에서 기술하고 시뮬레이션 하였다. 제안된 멀티미디어 명령어는 특성에 따라 7개의 그룹에 총 48개의 명령어로 구성되며 64비트 데이터 안에서 각각 8비트의 8바이트, 16비트의 4하프워드, 32비트의 2워드의 subword 데이터들을 병렬 처리한다. 모델링된 프로세서는 오픈 아키텍처(Open Architecture)인 SPARC V.9의 정수연산장치에 기반을 두었으며 하바드 구조를 지닌 5단 파이프라인 RISC 형태이다.

• 한국정보과학회논문지:시스템및이론
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• 제26권7호
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• pp.847-862
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• 1999

본 논문에서는 유한버퍼의(finite-buffered) 동기화된(synchronous) 큐잉모델(queueing model)을 이용하여 명령어들간의 병렬성, 분기명령의 빈도수, 분기예측(branch prediction)의 정확도, 캐쉬미스 등의 파라미터들을 고려하여 프로세서의 명령어 실행율을 예측하며 캐쉬의 성능과 파이프라인 성능간의 관계를 분석할 수 있는 새로운 해석적 모델을 제안하였다. 해석적 모델은 모델의 타당성을 검증하기 위해서 시뮬레이션을 수행하여 얻은 결과와 비교하였다. 해석적 모델과 시뮬레이션을 비교한 결과 대부분 10% 오차 내에서 일치하였다. 본 연구를 통하여 얻은 해석적 모델을 사용하면 시뮬레이션에서는 드러나지 않는 성능제약의 원인에 대한 명확한 규명이 가능하기 때문에 성능향상을 위한 설계자료를 얻을 수 있으며, 시스템 성능 밸런스를 위한 캐쉬와 비순차이슈 파이프라인 성능간의 관계에 대한 정확한 분석이 가능하다.Abstract This research presents a novel analytic model to predict the instruction execution rate of superscalar processors using the queuing model with finite-buffer size and synchronous operation mode. The proposed model is also able to analyze the performance relationship between cache and pipeline. The proposed model takes into account various kinds of architectural parameters such as instruction-level parallelism, branch probability, the accuracy of branch prediction, cache miss, and etc.. To prove the correctness of the model, we performed extensive simulations and compared the results with the analytic model. Simulation results showed that the proposed model can estimate the average execution rate accurately within 10% error compared to simulation results. The proposed model can explain the causes of performance bottleneck which cannot be uncovered by the simulation method only. The model is also able to show the effect of the cache miss on the performance of out-of-order issue superscalar processors, which can provide an valuable information in designing a balanced system.

• 한국시뮬레이션학회:학술대회논문집
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• 한국시뮬레이션학회 2003년도 춘계학술대회논문집
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• pp.79-84
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• 2003

이 논문은 빠른 ASIP(application specific instruction processor) 평가를 위한 재적응성을 가진 컴파일러/시뮬레이터 환경에 대해 이야기한다. ASIP의 성능은 하드웨어 구조뿐만 아니라, 수행되는 응용 소프트웨어에 영향을 받기 때문에, 높은 성능의 ASIP 개발을 위해서는 컴파일러 및 시뮬레이터의 개발이 선행되어야 한다. 그러나 다양한 ASIP 구조에 따라 적합한 고성능의 컴파일러/시뮬레이터를 만드는 일은 매우 시간 소모적인 일이 될 뿐만 아니라, 오류가 발생하기도 쉽다. 본 논문에서는 HiXR2라는 ADL(architecture description language)을 이용하여 명령어 구조를 기술하고 이를 바탕으로 컴파일러와 시뮬레이터를 자동 생성하였다. HiXR2의 재적응성 및 생성된 컴파일러/시뮬레이터의 정확성을 검증하기 위하여 ARM9 프로세서와 CalmRISC32 프로세서 구조를 각각 기술하고, 각각에 대하여 응용프로그램 코드를 컴파일 및 시뮬레이션 하는 예제를 보였다.