• Journal of the Institute of Electronics Engineers of Korea SD
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• v.37 no.3
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• pp.55-61
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• 2000

This paper presents an efficient hardware architecture of frame memory interface in MPEG-2 video encoder. To reduce the size of memory buffers between SDRAM and the frame memory module, the number of clocks needed for each memory access is minimized with dual bank operation and burst length change. By allocating the remaining cycles not used by SDRAM access, to the random access cycle, the internal buffer size, the data bus width, and the size of the control logic can be minimized. The proposed architecture is operated with 54MHz clock and designed with the VT $I^{тм}$ 0.5 ${\mu}{\textrm}{m}$ CMOS TLM standard cell library. It is verified by comparing the test vectors generated by the c-code model with the simulation results of the synthesized circuit. The buffer area of the proposed architecture is reduced to 40 % of the existing architecture.

• Journal of IKEEE
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• v.25 no.1
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• pp.180-192
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• 2021

One widely used algorithm for image recognition and pattern detection is the convolution neural network (CNN). To efficiently handle convolution operations, which account for the majority of computations in the CNN, we use hardware accelerators to improve the performance of CNN applications. In using these hardware accelerators, the CNN fetches data from the off-chip DRAM, as the massive computational volume of data makes it difficult to derive performance improvements only from memory inside the hardware accelerator. In other words, data communication between off-chip DRAM and memory inside the accelerator has a significant impact on the performance of CNN applications. In this paper, a simulator for the CNN is developed to analyze the main memory or DRAM access with respect to the size of the on-chip memory or global buffer inside the CNN accelerator. For AlexNet, one of the CNN architectures, when simulated with increasing the size of the global buffer, we found that the global buffer of size larger than 100kB has 0.8x as low a DRAM access count as the global buffer of size smaller than 100kB.

• Proceedings of the Korean Vacuum Society Conference
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• 2015.08a
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• pp.200.2-200.2
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• 2015

모바일 기기의 성장세로 인해 낸드 플래시 메모리에 대한 수요가 급격히 증가하면서 높은 집적도의 소자에 대한 요구가 커지고 있다. 그러나 소자의 크기가 작아지면서 비례 축소로 인한 게이트 누설 전류, 셀간 간섭, 단 채널 효과 등과 같은 문제들이 발생한다. 이에 따라 제한된 공간에서의 coupling ratio값이 증가해야 하는 문제가 주목 받으면서 얇은 절연층에 대한 많은 연구가 진행되고 있다. 본 연구에서는 절연층 구조를 비대칭으로 사용한 낸드 플래시 메모리의 누설전류의 변화와 coupling ratio값의 변화를 관찰하였다. 비대칭 절연층 구조를 가지는 낸드 플래시 메모리의 전기적 특성을 멀티 오리엔테이션 모델을 포함한 3차원 TCAD 시뮬레이션을 이용하여 계산하였다. 메모리 소자가 각 셀 간의 절연층을 가질 때 낮은 셀 간 간섭과 높은 coupling ratio 값을 가진다. 절연층의 구조 높이와 방향의 두께가 증가 할수록 게이트 누설 전류의 값이 크게 줄어들었다. 또한 비대칭 절연층 구조의 플래시 메모리에서 플로팅 게이트의 on-current 레벨과 전위 값이 기존의 플래시 메모리에 비해 크게 나타나는 시뮬레이션 결과값을 관찰하였다. 비대칭 절연층 구조를 가지는 플래시 메모리는 게이트 누설 전류에 영향을 미치는 절연층 주위의 전기장의 값이 기존 구조에 비해 약 30% 감소하였고 같은 프로그램 동작 전압에서 플로팅 게이트에 주입되는 전하의 양 또한 증가하였다. 이 연구 결과는 낸드 플래시 메모리 소자에서 게이트 누설 전류 문제를 감소시키고 프로그램 특성을 증진시키는데 도움이 된다.

• Proceedings of the IEEK Conference
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• 2001.09a
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• pp.261-264
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• 2001

본 논문에서는 OFDM 시스템용 복조기의 구현에 가장 핵심적인 소자인 2K/4K/8K-point FFT 프로세서를 제안하였다. 구현된 프로세서는 30MHz 시스템 클럭에 서 8,192개의 복소 입력 샘플을 273㎲에 2,048개의 복소 입력 샘플을 68.26㎲에 수행함으로써 OFDM방송에서 요구하는 심볼 fp이트의 데이터를 처리할 수 있다. 기본 구조는 1차원 DFT를 작은 크기의 2차원 DFT로 변환할 수 있는 쿨리-투키 알고리듬을 적용하였으며 다차원 DFT 변환에 적합한 전치 메모리와 셔플 메모리를 사용하였다. 복소 곱셈기는 기존의 방법보다 더 효율적인 메모리 구조를 갖는 CORDIC 프로세서를 사용하였으며 제안하는 트위들팩터 발생 방법은 트위들팩터를 저장하기 위한 ROM의 크기를 효과적으로 줄일 수 있다.

• Proceedings of the Korean Information Science Society Conference
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• 2011.06b
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• pp.338-341
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• 2011

프로그램 코드 사이즈는 내장형시스템 구성에 있어서 고려해야 할 핵심 요소중의 하나이다. 프로그램 사이즈는 해당 시스템의 메모리 크기, 전력소모, 성능, 가격 등에 영향을 미치기 때문이다. 프로그램 코드 사이즈를 최적화하기 위하여 활용할 수 있는 시스템 자원 중에서 효과적인 것 중 하나가 복수 로드/스토어 명령어(Multiple Load/Store Instruction, MLS)이다. MLS 명령어는 하나의 명령어로 하나이상의 메모리 값을 레지스터로 블록 전송 (block transfer)하는 것이 가능하기 때문이다. 본 연구에서는 MLS명령어를 기존보다 효과적으로 생성함으로써 코드 크기를 감소시키는 최적화 기법에 대해 논의한다. 실험을 통하여 Mediabench와 DSPStone 벤치마크에서 본 연구에서 제안하는 기법을 통하여 평균 메모리 접근 코드사이즈가 10.3% 감소하였다.

• Proceedings of the Korea Institutes of Information Security and Cryptology Conference
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• 1998.12a
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• pp.527-536
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• 1998

블록암호의 설계에서 S-box는 가장 중요한 요소이다. S-box의 크기는 기존공격에 대한 안전도와 수행 시 필요한 메모리량, 수행속도가 동시에 고려되어 선택되어야 한다. 일반적으로 S-box의 입출력의 크기가 커지면 안전도와 메모리 소요량은 크게 증가하며 수행속도는 저하된다. 한편, GF(2$^{n}$ )에서의 멱함수(power permutation)는 DC, LC에 강하므로 여러 암호에 적용되었으나 최근 고계차분공격(higher order differential attack)과 보간공격 (interpolation attack)에 의해 공격된 바 있다. 본문에서는 DC, LC, 고계차분공격, 보간공격에 안전한 S-box로서 GF(2$^{n}$ )에서의 멱함수인 $\chi$$^{-2}$ $^{k}$ (k < n)를 구성하고, n이 짝수일 때 메모리 소요량이 보다 적은 구현방법으로서 GF(2$^{n}$ 2/)의 연산을 이용하는 방법을 제시한다.

• Proceedings of the Korean Vacuum Society Conference
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• 2010.02a
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• pp.396-396
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• 2010

최근에 자구벽 이동을 이용한 race track memory, 혹은 나노자성체의 자구 동역학 등에 대한 관심이 집중되고 있다. 용량은 하드디스크의 크기를 가지며 속도는 SRAM, 집적도는 DRAM에 필적하는 새로운 메모리의 실현은 지금까지 이용되는 대부분의 메모리를 대체할 가능성이 있다. 이러한 메모리의 개발에 가장 기본이 되는 측정기술은 나노크기의 자성 구조체에서 자구 혹은 자구벽 이동을 측정하는 기술로써 현재 국내에서 자성 나노구조의 자화방향과 더불어 topography를 동시에 측정할 수 있는 장치는 본 SEMPA가 유일하다. SEMPA는 기존에 사용되어지던 SEM(전자 현미경) 에서 알 수 있는 나노 구조의 형상이외에 전자의 스핀방향을 검출함으로써 형상과 스핀의 결함된 imaging 을 할 수 있다. 일반적으로 기존의 SEM의 경우 고 에너지빔의 전자빔을 주사시키고 이때 발생되는 이차 전자의 수를 2차원상의 영역에 따라 달라지는 비로 mapping 을 하게 된다. 이때 전자의 수뿐만 아니라 이들의 스핀편향(spin polarization) 을 측정할 수 있다면 형상뿐만 아니라 표면에서의 스핀상태를 동시에 측정 할 수 있게 된다. 본 발표에서는 이 방법을 이용하여 나노구조체의 자구측정 결과를 제시하고자 한다.

• Proceedings of the Korean Information Science Society Conference
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• 2003.04d
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• pp.512-514
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• 2003

본 논문은 모바일 환경에서 제한된 메모리를 가지고 있는 수신자에 의 한 TCP흐름 제어 방법을 제안한다. TCP 흐름 제어는 송신자에서 수신자에게 전달되는 Advertised 윈도우 크기를 조정하여 수행된다. 수신자는 무선 대역폭과 종단간 패킷 왕복 시간을 동적으로 측정하며 최적의 Advertised 윈도우 크기를 계산하고 송신자의 전송률을 무선 대역폭으로 제한한다. 제안된 흐름 제어 기법은 제한된 메모리를 가진 수신자를 고려하였으며 무선 네트웍의 특성을 고려 한 효율적 인 TCP 흐름 제어로 TCP의 전송 성능 향상과 종단간 패킷 왕복 시간의 지연을 줄일 수 있도록 하였다. 제안된 흐름 제어 기 법의 효율성과 성능을 구현과 실험을 통해 검증한다.

• Proceedings of the Korea Information Processing Society Conference
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• 2023.05a
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• pp.396-398
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• 2023

Statista 통계 조사에 따르면 데이터의 규모는 매년 증가할 것으로 예상하고 빅데이터 처리 프레임워크의 관심이 높아지고 있다. 빅데이터 처리 프레임워크 Spark는 Shuffle 과정에서 노드 간 데이터 전송이 일어난다. 이때 분산 처리한 데이터를 네트워크로 전송하기 위해 객체를 바이트 스트림으로 변환하여 메모리 buffer에 담는 직렬화 작업이 필요하다. 그러나 바이트 스트림을 buffer에 담는 과정에서 바이트 스트림의 크기가 메모리 buffer보다 클 경우, 메모리 할당 과정이 추가로 발생하여 전체적이 Spark의 성능 저하로 이어질 수 있다. 이에 본 논문에서는 Spark 환경에서 분산 처리 성능 향상을 위한 직렬화 buffer 최적화 시스템을 제안한다. 제안하는 방법은 Spark Driver가 Executor에게 작업을 할당하기 전 직렬화된 데이터 크기 측정과 직렬화 옵션 설정을 통해 Executor에게 적절한 buffer를 할당할 수 있다. 향후 제안하는 방법의 검증을 위해 실제 Spark 클러스터 환경에서 성능 평가가 필요하다.

• Proceedings of the Korean Information Science Society Conference
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• 2005.07a
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• pp.847-849
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• 2005

최근 DRAM 특성인 바이트 단위의 빠른 접근과 디스크나 플래시 메모리 특성인 비휘발성을 동시에 제공하는 차세대 비휘발성 메모리가 등장하고 있다. 본 논문에서는 비휘발성 메모리를 위한 새로운 파일시스템을 제안한다. 이 파일시스템은 메모리 본래의 특성대로 기존의 메모리 공간 할당 함수 인터페이스로 접근이 가능하며, 일반 파일시스템 인터페이스로도 접근이 가능하다. 또한 이 파일시스템은 효율적인 공간관리 및 성능 향상을 위하여 가변 크기 블록 사이즈를 지원한다. 한편 루트 파일시스템 용도로 사용 시 부팅 시간의 단축이 가능하며, page table 매핑 수정을 통해 실행 가능 파일의 직접 수행을 제공한다.