• 한국정보보호학회:학술대회논문집
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• 한국정보보호학회 2006년도 하계학술대회
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• pp.361-364
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• 2006

Elliptic Curve Cryptosystem (ECC)은 작은 키 크기로 인하여 스마트카드, 센서 모트와 같은 메모리, 컴퓨팅 능력이 제약된 디바이스에서 사용하기에 적합하다. 본 논문에서는 이러한 디바이스에서 타원 곡선 서명 알고리즘 (ECDSA) 검증(Verification)의 주된 계산인 멀티 스칼라 곱셈을(multi-scalar multiplication) 효율적으로 구현하기 위한 알고리즘을 제안한다. 제안 알고리즘은 어떠한 메모리 크기에서도 적용 가능할 뿐만 아니라 해당 메모리 크기에서 최적의 효율성을 제공한다. 또한 스칼라 리코딩 (Scalar receding) 과정이 table lookup을 사용하지 않고 on-the-fly 하게 진행되기 때문에 기존의 다른 알고리즘에 비하여 더욱 메모리를 절약할 수 있다. 실험을 통하여 제안 알고리즘의 성능을 메모리 사용량, 효율성 측면에서 분석한다.

• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제4권9호
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• pp.327-336
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• 2015

모바일 환경에서의 게임 서버는 클라이언트의 요청을 처리하는 버퍼를 생성하기 위해 일반적으로 동적 메모리 할당을 빈번하게 수행한다. 이는 시스템에 부하를 가중시키고 메모리 단편화를 발생시키게 되어 게임 서버의 성능을 저하시킨다. 본 논문에서는 이러한 문제를 해결하기 위해 고정크기 메모리 풀 관리 방법을 제안한다. 제안하는 방법에서의 메모리 풀은 원형 연결 리스트 형태의 순차적 메모리 구조를 가지며, 이를 통해 게임 서버에서의 메모리 단편화 문제를 해결하고, 메모리 할당과 해제를 위해 필요한 메모리 블록의 탐색 시간 비용을 줄일 수 있다. 실험에서는 제안하는 방법과 잘 알려진 오픈소스 메모리 풀 라이브러리(boost) 기반의 메모리 풀 관리방법을 이용하여, 동적 할당을 수행할 때의 성능평가를 통해 해당 기법의 효율성을 보이도록 한다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2014년도 추계학술발표대회
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• pp.37-40
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• 2014

프로세서와 메모리 간의 속도 차이로 인해 메모리 시스템의 성능 향상이 프로세서의 성능을 높이기 위한 중요한 요인이 되었고, 이를 위해 캐시 미스율을 감소시키는 방법이 연구되고 있다. 데이터 프리페치는 캐시의 미스율을 감소시키는 기법 중 하나이며 실제로 최근 프로세서에서 메모리 시스템의 성능을 향상시키기 위해 사용된다. 데이터 프리페치를 효과적으로 수행하기 위해서 메모리 주소의 접근 패턴을 파악하는 것이 중요하며, 이를 위해 순차적으로 접근하는 경우, 한 종류의 1 보다 크거나 같은 간격(stride)으로 뛰면서 접근하는 경우, 다수의 간격이 규칙적으로 반복되며 접근하는 경우 등의 다양한 패턴을 찾는 프리페치 기법들이 등장했다. 본 논문에서 소개하는 다중 간격 프리페치의 경우, 메모리 공간을 메모리 주소의 일부 상위 비트를 통해 여러 개의 영역으로 나누고, 하나의 패턴을 하나의 영역 안에서만 학습하여, 다른 영역에 속한 메모리 주소 접근 시 현재 학습하는 패턴에 어긋나는 주소라고 여기기 때문에 학습을 방해하지 않도록 하였다. 그러나 이 방법은 영역의 크기보다 같은 패턴을 갖는 메모리 주소 스트림의 크기가 더 클 때, 접근 주소의 영역이 바뀜으로 인해 불필요한 학습을 추가적으로 해야 하는 문제점이 있다. 이에 본 논문에서 인접 영역 테이블(ART: Adjacent Region Table)을 이용하여 같은 패턴을 갖는 메모리 접근 스트림의 크기가 영역의 크기보다 클 경우, 기존의 학습된 패턴대로 프리페치를 수행할 수 있도록 하였다. 본 논문에서 제안한 알고리즘으로 실험한 결과, 기존의 다중 간격 프리페치보다 캐시 미스율을 약 6.7% 낮췄고, 시스템 전체의 성능의 지표인 IPC의 경우, 약 5.78% 높아지는 성능 향상의 결과를 얻었다.

• 전자공학회논문지SC
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• 제45권2호
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• pp.61-70
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• 2008

내장형 시스템의 설계 유연성을 높이고 예측하기 어려운 입력과 출력을 다루기 위해 동적 메모리 할당기가 사용된다. 일반적으로 내장형 시스템은 사용 기간 동안 계속 수행되기 때문에 메모리 할당기를 설계하는데 있어서 단편화 문제가 중요한 고려 사항 중 하나이다. 본 논문에서는 미리 구분된 객체들에 대한 전용 영역을 활용하여 단편화를 최소화시키기는 budgeted 메모리 할당기를 제안한다. 최신의 메모리 할당기를 사용하는 대신 budgeted 메모리 할당기를 사용하면 필요한 힙 영역의 크기를 최대 49.5% 감소시킬 수 있었다. 힙 영역의 크기가 16KB 이상이면 budgeted 메모리 할당기를 사용함으로 늘어나는 코드의 크기를 줄어든 단편화로 보상할 수 있다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2012년도 추계학술발표대회
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• pp.68-71
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• 2012

본 논문은 운영 체제(Operating System)에서 수행되는 프로세스(Process)의 가상 주소 공간(Virtual Address Space)을 기존의 단일 가상 주소 공간에서 다중 가상 주소 공간으로 확장시켜서, 하나의 프로세스가 기존보다 더욱 넓은 가상 메모리 영역을 쉽게 사용할 수 있도록 해주는 방안을 제안한다. 최근 컴퓨팅 기기들은 비약적으로 증가한 메모리를 쉽게 사용할 수 있는 수단이 필요하다. 최근 PAE(Physical Address Extension)를 지원하는 32 비트 프로세서나 32 비트 명령어를 같이 지원하는 64비트 프로세서들은 프로세스의 가상 주소 크기보다 더욱 큰 용량의 메모리를 사용할 수 있어서, 한 프로세스가 장착된 메모리의 일부분 밖에 사용할 수 없는 일이 발생한다. 이를 해결하기 위해서 64비트 프로세서의 경우 64-비트 명령어를 사용하지만 이는 프로그램의 명령어 크기나 포인터 변수 크기의 증가로 메모리 사용량을 크게 늘릴 수 있어서 서버 컴퓨터나 데스크탑 PC 와 같이 충분한 양의 메모리를 장착한 시스템에서만 효과적이다. 본 논문에서 제안하는 다중 주소 공간을 지원하는 프로세스는 모바일 및 임베디드 기기와 같이 상대적으로 제한된 용량의 메모리를 지원하는 시스템에 유용할 것으로 기대한다.

• 한국컴퓨터정보학회논문지
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• 제16권2호
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• pp.1-8
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• 2011

NAND형 플래시 메모리는저전력, 저렴한 가격, 그리고 대용량 저장매체로 하드디스크 대용을 위하여 많은 연구가 이루어지고 있다. 특히 기존의 캐쉬 구조인 버퍼 시스템을 이용한 플래시 메모리의 성능향상 연구가 이루어지지만 대부분이 데이터 관련 연구이다. 따라서 본 연구에서는 기존의 캐쉬 구조의 버퍼를 이용한 고성능 명령어 플래시 메모리를 구현하였다. 제안된 명령어 플래시 메모리 시스템은 분기 명령어를 위한 시간적 버퍼(victim buffer), 명령어의 대표적인 특징인 순차적 인출을 위한 공간적 버퍼(spatial buffer)로 이루어져 있다. 즉, 제안된 명령어 플래시 메모리의 공간적 버퍼는 큰 페칭 크기를 가지므로 명령어의 순차적 인출에 효과적이며, 작은 페칭 크기를 가지는 시간적 버퍼는 공간적 버퍼에 참조된 명령어를 저장하게 되므로 다시 참조를 위한 분기 명령어에 효과적이다. 시뮬레이션 결과 평균 접근 실패율의 경우 미디어 응용군에 대해 4배 크기의 2-웨이 버퍼, 희생 버퍼, 그리고 2배 크기의 완전연관 버퍼에 비해 평균 77% 감소 효과를 얻을 수 있었다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2015년도 제49회 하계 정기학술대회 초록집
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• pp.200.1-200.1
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• 2015

Charge trap flash (CTF) 메모리 소자는 기존의 플로팅 게이트를 사용한 플래시 메모리 소자에 비해 쓰고 지우는 속도가 빠르고, 소비 전력이 적으며, 쓰고 지우는 동작에 의한 전계 스트레스에 잘 견뎌내는 장점을 가지고 있다. 그러나 CTF 메모리 소자에서도 메모리 셀의 크기가 작아짐에 따라 셀 사이의 간섭 효과를 무시할 수 없다. 인접 셀 간의 간섭현상은 측정 셀의 문턱전압을 예측할 수 없게 변화시켜 소자 동작의 신뢰성을 낮추고 성능을 저하시킨다. 본 논문에서는 셀 사이의 간섭을 줄이고 소자의 성능을 향상시키기 위해 charge trap 층에 금속 공간층을 삽입한 CTF메모리 소자의 전기적인 특성에 대해 연구하였다. 금속 공간층을 갖는 CTF 메모리 소자는 기존 CTF 메모리 소자의 트랩층 양 측면에 절연막과 금속 공간층을 증착시켜 게이트가 트랩층을 감싸는 구조를 갖는다. 인접 셀 사이에 발생하는 간섭 현상과 전계 분포를 분석하였다. 프로그램 동작 시CTF 메모리 소자 내에 형성되는 전계의 분포와 크기를 계산함으로 금속 공간층이 인접한 셀에서 형성된 전계를 차폐시켜 셀 간 간섭 현상을 최소화하는 것을 확인하였다. 이러한 결과는 인접 셀 간의 간섭현상을 최소화하면서 소자 동작의 신뢰성이 향상된 대용량 메모리 소자를 제작하는데 도움을 줄 수 있다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제42회 동계 정기 학술대회 초록집
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• pp.348-348
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• 2012

CTF 메모리 소자는 높은 집적도와 낮은 구동전압과 CMOS 공정을 그대로 사용할 수 있고 비례 축소가 용이하다는 장점을 가지기 때문에 많은 연구가 진행되고 있다. CTF 메모리의 게이트 크기가 30 nm 이하로 작아짐에 따라 메모리 셀 간의 간섭이 매우 크게 증가하는 문제점이 있다. 이 문제점을 해결하기 위해 낸드 플래쉬 메모리 소자에서 셀 간 간섭 현상에 대한 많은 연구가 진행되고 있다. 본 연구에서는 $TaN-Al_2O_3-SiN-SiO_2-Si$ (TANOS) 플래쉬 메모리 소자에서 recess field의 모양에 따른 전기적 특성을 시뮬레이션 하였다. Recess field는 각 전하 트랩 층의 word 라인 방향에 존재하며 셀 간 간섭 효과를 줄이고 메모리 소자의 coupling ratio를 증가시키는 효과를 가지고 있다. TANOS 메모리 소자의 게이트 크기를 25 nm 에서 40 nm 로 변화하면서 round 타입의 recess field와 angular 타입의 recess field 에 대한 전기적 특성을 3차원 시뮬레이션 툴인 Sentaurus를 이용하여 시뮬레이션 하였다. Recess field를 가지지 않은 TANOS 메모리의 셀 간 간섭 효과는 게이트의 크기가 40 nm에서 25 nm 줄어들 때 많이 증가한다. 시뮬레이션된 결과에서 recess field의 모양에 상관없이 깊이가 늘어남에 따라 셀 간 간섭효과가 감소하였다. Recess field 의 깊이가 커짐에 따라 surrounding area가 늘어나 coupling ratio 가 증가하였다. Recess field 의 깊이가 증가함에 따라 프로그램 동작 시 트랩 층에 트랩 되는 전하의 수가 증가하고 recess field가 Si 기판의 표면에 가까이 위치할수록 coupling ratio, 드레인 전류 및 동작속도가 증가하였다. Recess field의 모양에 달리 하였을 때는 round 타입의 recess field를 가진 플래쉬 메모리 디바이스가 angular 타입의 recess field를 가진 소자와 비교하여 채널 표면의 잉여 전계가 감소하여 subthreshold leakage current 감소하였다. 본 연구의 시뮬레이션 결과는 수십 나노 스케일의 CTF 낸드 플래쉬 메모리 전기적 특성을 이해하는데 도움을 줄 것이다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제40회 동계학술대회 초록집
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• pp.125-125
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• 2011

Silicon-oxide-silicon nitride-oxide silicon (SONOS) 구조를 가진 플래쉬 메모리 소자는 기존의 floating gate (FG)를 이용한 플래쉬 메모리 소자에 비해 구동 전압이 낮고, 공정 과정이 간단할 뿐만 아니라 비례 축소가 용이하다는 장점 때문에 차세대 플래쉬 메모리 소자로 많은 연구가 진행되고 있다. SONOS 구조를 가진 플래쉬 메모리에서 소자의 셀 사이즈가 감소함에 따라 발생하는 인접한 셀 간의 간섭 현상에 대한 연구가 소자의 성능 향상에 필요하다. 본 연구에서는 SONOS 구조를 가진 플래쉬 메모리에서 소자의 셀 사이즈가 작아짐에 따라 발생하는 인접한 셀 간의 간섭 현상에 대해 recess field 의 깊이에 따른 변화를 조사하였다. 게이트의 길이가 30nm 이하인 SONOS 구조를 가진 플래쉬 메모리 소자의 구조에서 recess field의 깊이의 변화에 따른 소자의 전기적 특성을 삼차원 시뮬레이션 툴인 sentaurus를 사용하여 계산하였다. 커플링 효과를 확인하기 위해 선택한 셀의 문턱전압이 주변 셀들의 프로그램 상태에 미치는 영향을 관찰하였다. 본 연구에서는 SONOS 구조를 가진 플래쉬 메모리에서 셀 사이에 recess field 를 삽입함으로 인접 셀 간 발생하는 간섭현상의 크기를 줄일 수 있음을 시뮬레이션 결과를 통하여 확인하였다. 시뮬레이션 결과는 recess field 깊이가 증가함에 따라 인접 셀 간 발생하는 간섭현상의 크기가 감소한 반면에 subthreshold leakage current가 같이 증가함을 보여주었다. SONOS 구조를 가진 플래쉬 메모리 소자의 성능향상을 위하여 recess field의 깊이를 최적화 할 필요가 있다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2013년도 제44회 동계 정기학술대회 초록집
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• pp.185-185
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• 2013

반도체 트랜지스터의 집적화 기술이 발달하고 소자가 나노미터 크기로 집적화 됨에 따라 문턱 전압의 변동, 높은 누설 전류, 문턱전압 이하에서의 기울기의 열화와 같은 단 채널 효과가 문제되고 있다. 이러한 문제점들은 비 휘발성 플래시 메모리에서 메모리 윈도우의 감소에 따른 retention 특성을 저하시킨다. 이중 게이트 구조의 metal-oxide-semiconductor field-effect-transistors (MOSFETs)은 이러한 단 채널 효과 중에서도 특히 문턱 전압의 변동을 억제하기 위해 제안되었다. 이중 게이트 MOSFETs는 상부 게이트와 하부 게이트 사이의 capacitive coupling을 이용하여 문턱전압의 변동의 제어가 용이하다는 장점을 가진다.기존의 플래시 메모리는 쓰기 및 지우기 (P/E) 동작, 그리고 읽기 동작이 채널 상부의 컨트롤 게이트에 의하여 이루어지며, 메모리 윈도우 및 신뢰성은 플로팅 게이트의 전하량의 변화에 크게 의존한다. 이에 따라 메모리 윈도우의 크기가 결정되고, 높은 P/E 전압이 요구되며, 터널링 산화막에 인가되는 높은 전계에 의하여 retention에서의 메모리 윈도우의 감소와 산화막의 물리적 손상을 초래하기 때문에 신뢰성 및 수명을 열화시키는 원인이 된다. 따라서 본 연구에서는, 상부 게이트 산화막과 하부 게이트 산화막 사이의 capacitive coupling 효과에 의하여 하부 게이트로 읽기 동작을 수행하면 메모리 윈도우를 크게 증폭시킬 수 있고, 이에 따라 동작 전압을 감소시킬 수 있는 이중 게이트 구조의 플래시 메모리를 제작하였다. 그 결과, capacitive coupling 효과에 의하여 크게 증폭된 메모리 윈도우를 얻을 수 있음을 확인하였고, 저전압 구동 및 신뢰성을 향상시킬 수 있음을 확인하였다.