• Proceedings of the IEEK Conference
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• 1998.10a
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• pp.95-98
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• 1998

In this paper, we propose a cell scheduling algorithm for ABR traffic in ATM multiplexer. Proposed Algorithm can support ABR service more efficiently than existing WRR and DWRR algorithm. We evaluate the performances of proposed algorithm through computer simulation. Also, we model the VBR and the ABR traffics as ON/OFF source, and the CBR traffic as a Poisson source. And the simulation shows that proposed algorithm better performance over other cell scheduling algorithm in tem of mean cell delay time.

• 한국초전도학회:학술대회논문집
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• v.9
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• pp.33-33
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• 1999

• Journal of the Korean Institute of Telematics and Electronics A
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• v.32A no.10
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• pp.93-101
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• 1995

The evaluation of the logic capability and the library generation method of the multiplexor-based logic module is described. Optimizing logic module for silicon area and logic capability is essential to build a efficient FPGAs(Field-Programmable Gate Arrays). Because the multiplexor-based logic module can implement a large number of functions, it presents difficulties for library-based approaches. However, the logic functions of the logic module can be significantly reduced by lmiting the number of variables and sum-of-products and by removing same functions with different variable ordering using algorithm presented in this paper.

• Proceedings of the Korean Institute of Communication Sciences Conference
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• 2004.07a
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• pp.304-304
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• 2004

• Proceedings of the IEEK Conference
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• 1999.11a
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• pp.287-290
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• 1999

In the transmitter of optical fiber transmission systems, a time-division multiplexer combines several parallel data streams into a single data stream with a high bit rate. In this paper, we design a 2:1 (2-channels) time-division multiplexer using SiGe HBT with emitter size of 2$\times$8${\mu}{\textrm}{m}$$^2$. The operation speed is 10Gbps, the rise and fall times of 20-80% are 34ps and 35ps, respectively and the dissipation of power is 0.86W.

• Proceedings of the Korean Information Science Society Conference
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• 2001.04b
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• pp.307-309
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• 2001

진화 하드웨어(Evolvable Hardware: EHW)는 환경에 적응하여 스스로 하드웨어 구성을 변경할 수 있어서 근래에 많은 관심을 모으고 있는 분야이다. EHW는 목표 하드웨어를 탐색하기 위해 일반적으로 진화 알고리즘을 사용하는데, 진화 알고리즘은 하나의 목표 하드웨어 탐색 기능만을 수행한다. 본 논문에서는 종분화(Speciation) 알고리즘을 EHW에 적용하여 더욱 다양한 회로들을 얻을 수 있음을 보인다. 종분화 알고리즘은 동시에 여러 종의 해를 발견하게 해주고, 기존 진환 알고리즘에 비해 후반 탐색범위도 넓게 유지된다. 이를 6멀티플렉서의 진화에 적용한 결과, 다양한 품종의 하드웨어를 동시에 얻었고, 기존 진화 알고리즘에 비해 35%정도 빠른 세대에 해를 발견할 수 있었다.

• Proceedings of the Korean Institute of Intelligent Systems Conference
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• 2008.04a
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• pp.294-298
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• 2008

이메본 논문은 GP 트리의 노드포화도를 제어함으로써 트리의 구조공간에서 효율적인 개체 분포를 유도하는 GP 진화연산자를 제안한다. 특정 영역으로의 트리 개체의 분포가 성능에 미치는 영향을 검증하고 진화과정에서 나타나는 군집내의 개체 다양성과의 관계를 분석한다. 제안된 진화연산자를 회귀다항식, 멀티플렉서, 짝수 패리티의 3가지 벤치마크 문제에 대해서 실험을 하였고, 표준 GP 연산자와 비교하였다.

• Proceedings of the Korean Institute of Intelligent Systems Conference
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• 1996.10a
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• pp.215-218
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• 1996

ATM망은 실제로 이용 가능한 대역폭 이상을 할당하는 통계적 다중화(statistical multiplexing) 기법을 사용하므로 망을 통한 트래픽 흐름을 적절히 관리하지 못하면 혼잡(congestion), 셀 손실, 망의 성능 저하 등을 야기하게 된다. 이러한 상황을 예방하고 셀의 도착 시간 버스트(burstiness)를 줄이며 셀 손실 특성을 개선하여 망의 성능을 증가시키기 위하여, 트래픽의 형태 제어 방법을 제안한다. 트래픽 형태 제어 파라미터 값의 역전파 신경망을 적용하여 예측되며, 이 예측된 값들에 의해 형태 제어 방법을 수행한다. 제안된 형태 제어 기법의 성능은 Poisson 트래픽 입력에 대한 컴퓨터 시뮬레이션에 의해 얻어지며, 멀티플렉서에서의 최대 버퍼 크기를 측정하여 성능을 평가하였다.

• The Journal of Korean Institute of Electromagnetic Engineering and Science
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• v.14 no.5
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• pp.506-512
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• 2003

An output multiplexer of manifold type is widely used in a recent satellite transponder f3r its mass and volume reduction. For correct operation, the filter of such a multiplexer must be singly terminated. In this paper, a simple synthesis method of a 6-pole dual-mode singly terminated filter is described. From the transfer function of the filter, network parameters such as in/output terminations and coupling matrix are obtained with the aid of orthogonal projection and plane rotation. The rotation order, pivot, and rotation angle of the plane rotation process are given for easy filter synthesis. Two different-structure filters are taken into consideration and the network parameters of each filter have been obtained from the same transfer function. The method described in this paper can be applied to the other degree singly terminated filter.

• The Transactions of the Korea Information Processing Society
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• v.4 no.1
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• pp.67-75
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• 1997

This paper presents a virtual-parallel multistage interconnection network (MIN) which provides multipath between processor and memory module. The proposed virtual-parallel MIN network which uses $m{\times}1$ mutiplexer at the input switching block, $1{\times}m$ demultiplexer at the output switching block and logN-1 switching stages has maximum $2{\times}m$ unique paths between processor and memory module. Because it has multi-redundance paths, a number of processors can connect a specific Also, this new virtual-parallel structured MIN network can reduce packet collision possibility at switching block and it has cost. It shown to improve a performance and to be a very simple structure in comparision with MBSF structured MIN.