• Proceedings of the IEEK Conference
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• 2003.07b
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• pp.831-834
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• 2003

본 논문에서 기술하고 있는 디블로킹 필터는 ISO/1EC 14496-2 의 디블로킹 필터링 알고리즘[1][2]을 기반으로 한다. 한 개의 레지스터 뱅크를 이용한 효율적인 데이터 스케줄링을 통해 면적과 전력 측면에서 디블로킹 필터를 사용함으로써 생기는 오버헤드를 최소화 시켰으며, CIF 급 영상을 27MHz 동작주파수에서 실시간으로 처리할 수 있도록 설계 하였다. 0.25㎛ Standard Cell Library 로 합성한 결과 총 9800 게이트로 구성 되었으며, 외부 메모리의 도움 없이 동작 시키기 위해 4.4KByte의 버퍼가 사용되었다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.15 no.6
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• pp.447-454
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• 1990

This paper presents definitions of the hardware description language and hardware compiler for the complex digital system design. In this paper, The translator is implemented for generating the table of data subsystems using the register transfer algorithm.

• Proceedings of the Korean Information Science Society Conference
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• 1998.10c
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• pp.668-670
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• 1998

테크놀로지 매핑의 효율성은 매핑된 회로의 지연시간과 회로의 면적에 의해서 평가되어진다. 특히 순차회로에서는 레지스터 사이의 조합회로의 최대지연시간에 의해서 전체회로의 지연시간이 결정된다. 본 논문에서는 순차회로에 대한, 건설적인(Constructive) 단계와 반복적인(Iterative) 단계의 리타이밍 기술과 퍼지 논리에 의해 향상된 FPGA 매핑 알고리즘을 소개한다. 주어진 초기회로는 건설적인 방법에 의하여 FPGA회로로 초기매핑되어진후 반복적인 리타이밍에 의하여 매핑회로의 효율을 높이게된다. 초기회로에 주어진 여러 가지 기준들은 결정 함수(Decision Making)에 대한 퍼지 이론 법칙의 계층적인 구조에 의해 연결되어져 있다. 제안된 매퍼는 MCNC 밴치마커의 실험을 통해 지연시각과 면적에서 기존 매핑시스템의 성능을 능가함을 보여준다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.18 no.2
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• pp.261-269
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• 1993

多重의 非線形性을 위한 변환을 시행하여 발생되는 待號系列로서 Kasamie 待號系列, GMW 待號系列, 그리고 No-Kumar 待號系列의 構造的인 특성을 褸造的으로 가질 수 있는 褸合待號系列을 제시한다. 본 논문에서 제시된 待號系列은 간단한 變數의 변경으로 旣存 待號系列의 發生알고리듬으로 쉽게 변형될 수 있는 특성을 갖고 있다. 컴퓨터 시뮬레이션과 實驗을 통하여 褸合待號系列은 쉬프트레지스터 段數 n-0(mod 4)에서 發生週期 $2^n$-1,發生群 $2^n/2$+1을 가지며 褸雜도(linear span)의 개선효과를 기대할 수 있음을 보였다.

• Proceedings of the Korean Information Science Society Conference
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• 2002.10d
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• pp.646-648
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• 2002

본 논문에서는 코드 최적화를 위하여 계산적으로나 수명적으로 제한이 없는 희소 코드 모션 알고리즘을 제안한다. 이 알고리즘은 지나친 레지스터의 사용을 막기 위하여 불필요한 코드 모션을 억제한다. 또한, 본 논문에서는 기존 알고리즘의 술어의 의미가 명확하지 않은 것을 개선하였고 노드 단위 분석과 명령어 단위 분석을 혼용했기 때문에 발생하는 모호함도 개선하였다. 따라서, 제안한 알고리즘은 불필요하게 중복된 수식이나 배정문의 수행을 피하게 함으로써, 프로그램의 불필요한 재계산이나 재실행을 하지 않게 하여 프로그램의 능률 및 실행시간을 향상시킨다.

• Proceedings of the Korean Information Science Society Conference
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• 2000.04a
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• pp.33-35
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• 2000

본 논문에서는 몽고메리 알고리즘과 LR 이진 제곱 곱셈 알고리즘을 사용하여 n 비트 메시지 블록에 대해 모듈러 지수 연산을 수행하는 지수 연산 프로세서를 설계한다. 이 프로세서는 제어장치, 입출력 시프트 레지스터, 시주 연산 장치 등 3개의 영역으로 나누어진다. 설계된 지수 연산 프로세서의 동작을 검증하기 위해 VHDL를 사용하여 모델링하고 MAX+PLUS II를 사용하여 시뮬레이션 한다.

• Proceedings of the Korean Information Science Society Conference
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• 2000.04a
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• pp.466-468
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• 2000

ARM 프로세서는 CISC 보다는 간단하게 디자인된 RISC로서 내장 응용프로그램에 적합하기 때문에 앞으로 모든 디지털 기기에 ARM 코어를 기반으로 한 핵심 칩들이 생산된다. 그러나 명령어가 CISC보다는 적기 때문에 주어진 작업에 대해 완전한 처리를 위해서는 보다 많은 명령어들을 필요로 한다. 이러한 ARM 프로세서에서 데이터를 전송할 때 사용하는 메모리 영역과 레지스터들을 프로그램과 함께 분석하였다.

• Electronics and Telecommunications Trends
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• v.5 no.2
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• pp.156-169
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• 1990

본 기술동향에서는 시스템에서 요구되는 동작에 관한 기술을 레지스터 전송 수준의 구조에 관한 기술로 바꾸는 상위 수준 합성에 대하여 그 현황을 분석하였다. 현황 분석은 스케줄링과 할당으로 나누어 진행하였으며, 상위 수준 합성의 필요성, 내용, 기법 분석 및 시스템 분석을 행하였다. 현재의 연구가 갖는 문제점을 검토하였으며, 앞으로의 전망을 예측하였다.

• Proceedings of the KIEE Conference
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• 2005.04a
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• pp.157-160
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• 2005

본 연구에서는 고정 주파수의 캐리어 합성만으로 랜덤 주파수의 캐리어를 간단하게 발생하는 방법을 제안하였다. 고정 주파수를 갖는 삼각파 캐리어와 그 역상의 삼각파 캐리어를 랜덤 비트 발생기(PRBS : Pseudo Random Binary Sequence)에 의하여 선택하여 랜덤 주파수 캐리어를 새롭게 합성 할 수 있다. 실험과 시뮬레이션에 의하여 PRBS의 시트프 레지스터의 비트별 고조파 스펙트럼을 비교 고찰하였다.

• Proceedings of the Korean Society Of Semiconductor Equipment Technology
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• 2003.12a
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• pp.7-11
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• 2003

집적회로에서 발생되는 열은 회로의 불안정한 동작을 야기하여 시스템의 기능을 저하시키므로 동작중인 집적회로를 일정온도 이하로 유지 할 수 있는 장치가 요구된다. 현재 사용되는 방열 시스템은 대부분이 크기가 큰 공냉식이며 Heat sink의 크기로 인해 수냉식의 방열 시스템 역시 그 크기가 칩의 크기보다 매우 크다. 본 논문에서는 드라이 필름 레지스터를 사용하여 짧은 제작 기간과 적은 비용으로 Master를 제작하였다. 이 Master를 사용한 Replication 공정을 이용하여 칩의 패키지내에 삽입될 수 있는 Polymer Heat Exchanger를 제작하였다.