• Annual Conference of KIPS
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• 2010.11a
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• pp.683-686
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• 2010

본 논문은 영상 내에서 영역을 분할하여 영상 잡음을 효과적으로 제거하는 기법을 제안한다. 제안한 방법을 통해 잡음 영상을 영역 분할 경우 잡음부분까지 영역 분할되는 문제가 발생하기 때문에 잡음 영상을 저대역(Low-pass) 필터를 통과함으로써 잡음을 최소화한다. 저대역 필터를 통과한 영상에서 에지를 추출하여 비정상적인 에지의 추출을 방지함으로써 영상이 가진 근본적인 에지를 정확하게 추출한다. 획득한 에지 정보를 바탕으로 각 영역간의 히스토그램의 평균 오차를 이용하여 영역을 분할한다. 분할된 영역은 각 영역별로 저대역(Low-pass) 필터를 통과시킴으로써 영역에 맞는 잡음 제거를 통해서 더욱 빠르고 효과적으로 제거한다. 본 논문의 방법은 기존의 학습을 통한 잡음 제거 방법과 다르게 학습 시간이 요구되지 않으며, Non-local Means의 방법과 다르게 큰 연산량을 요구하지 않기 때문에 유사한 성능으로 빠른 잡음 제거를 할 수 있다.

• Journal of Korea Society of Industrial Information Systems
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• v.4 no.2
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• pp.44-50
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• 1999

This paper presents a set of techniques to automatically find rate optimal or near rate optimal implementation of shift-invariant flow graphs on pipelined processor, in which pipeline processor has multiple accumulators and internal datapaths. In such case, the problem to be addressed is the scheduling of multiple instruction streams which control all of the pipeline stages. The goal of an automatic scheduler in this context is to rearrange the order of instructions such that they are executed with minimum iteration period between successive iteration of defining flow graphs. The scheduling algorithm described in this paper also focuses on the problem of removing the hazards due to inter-instruction dependencies.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.10 no.6
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• pp.327-334
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• 1985

A new method on the hardware implementation of multi-channel Finite Impulse Response(FIR) digital filter using vector multiplication structure is proposed. The proposed method can reduce the complexity of hardware structure and improve execution speed. The frequency response of four channel digital filter implemented by the above method is quite agreeable with the frquency response simulated by Remez method.

• Proceedings of the KIPE Conference
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• 2015.07a
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• pp.185-186
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• 2015

본 논문에서는 임계 도통 모드 boost PFC의 입력 필터 효과를 보상하기 위한 온-타임 변경 기법에 대하여 제안한다. 임계 도통 모드 boost PFC의 입력 필터는 총 입력전류의 위상을 진상으로 만들게 되며, 이 영향은 성능의 하락을 초래하게 된다. 본 논문에서는 디지털 boost PFC의 진상 전류를 보상하기 위한 온-타임 변경 profile을 제시하였다. 제안된 방법의 효과는 90-230Vrms 입력, 200W 출력의 prototype 의 실험을 통하여 검증되었다.

• Proceedings of the KIEE Conference
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• 2008.07a
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• pp.506-507
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• 2008

소규모 풍력에너지, 연료전지 및 태양에너지 등의 신 재생에너지원들이 소규모 분산전원으로 도입되고 있다. 이로 인해, 수용가 측의 전원이 대규모 전력사업자로부터만 공급받던 시스템방식에서, 분산전원과 연계하여 동시에 사용하는 방식으로 바뀌고 있다. 이러한 분산전원이 계통에 도입될 경우 이로 인해 평상시 기존 계통의 보호방식에 미치는 영향의 경우는 상시전압변동, Flicker, 병해열로 인한 순시전압변동, 고조파, 불평형 등이 고려 될 수 있다. 또한 이러한 경우로 인해 보호계전기의 오동작도 초래 할 수 있다. 이에 본 논문에서는 태양광시스템을 분산전원으로 하는 연계 계통을 모델링하여 발생하는 파형에 대해 분석한다. 또한 디지털 보호계전기의 디지털 필터링 기법을 비교하여 빠른 연산 속도와 주파수 응답 특성을 가지는 알고리즘을 선정하고 모델링하여 모델링 된 디지털 필터로 분산전원 연계를 통해 얻어진 파형을 필터링 한다. 본 논문에서 분산전원의 계통 모의는 전력계통에 모의에 높은 신뢰성을 가지는 PSCAD/EMTDC를 기반으로 하였으며, 디지털 보호계전기의 디지털 필터 알고리즘 모델링은 MATLAB을 사용하였다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.38 no.7
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• pp.455-463
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• 2001

In this Paper, an approximate processing method is proposed and tested. The proposed method uses variable CSD (VCSD) coefficients which approximate filter stopband attenuation by controlling the precision of the CSD coefficient sets. A decimation filter for Audio Codec '97 specifications has been designed having processor architecture that consists of program/data memory, arithmetic unit, energy/level decision, and sinc filter blocks, and fabricated with 0.6${\mu}{\textrm}{m}$ CMOS sea-of-gate technology. For the combined two halfband FIR filters in decimation filter, the number of addition operations were reduced to 63.5%, 35.7%, and 13.9%, compared to worst-case which is not an adaptive one. Experimental results show that the total power reduction rate of the filter is varying from 3.8 % to 9.0 % with respect to worst-case. The proposed approximate processing method using variable CSD coefficients is readily applicable to various kinds of filters and suitable, especially, for the speech and audio applications, like oversampling ADCs and DACs, filter banks, voice/audio codecs, etc.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2016.06a
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• pp.60-62
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• 2016

디지털 방송이 대중화면서 방송 프로그램의 음량은 프로그램의 효과, 방송사간의 경쟁 등으로 인해 점점 더 커지고, 채널 간 및 프로그램 간의 음량 불균형이 심해지고 있다. 이를 해결하기 위해 ITU-R 에서는 음량 측정 방법 및 기준 음량에 대한 연구하여, 그 결과로 BS.1770 표준을 권고하였다. 이 국제 기준을 바탕으로 미국, EU, 일본 등 주요 선진국 뿐만 아니라 우리나라에서는 자국 내 기준을 제정하고, 디지털 방송 프로그램의 음량에 대한 규제를 시행하고 있다. 본 논문에서는 우리나라에서 음량 측정 방법으로 적용한 ITU-R BS.1770-3 방송 프로그램의 음량 측정 기법에 대해서 기술하고, 음량 측정 기법의 고속화 구현을 위한 방법을 제안한다. 제안된 방법은 BS.1770-3 의 음량 측정 기법에 적용된 필터와 True Peak 측정을 위한 필터의 병렬 고속화 방법으로 일반적인 필터 구현에 비해 4 배의 고속화를 달성하였으며, 제안된 방법을 EBU R128 및 Tech 3341 의 컨퍼먼스 스트림으로 실험하여 표준 규격을 만족하였다.

• Journal of Digital Contents Society
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• v.18 no.1
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• pp.141-147
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• 2017

Scalable extension of High Efficiency Video Coding (SHVC) standard uses the up-sampled residual data from the base layer to make a residual data in the enhancement layer. This paper describes an efficient algorithm for improving coding gain by using the filtered residual signal of base layer in the Scalable extension of High Efficiency Video Coding (SHVC). The proposed adaptive filter selection mechanism uses the smoothing and sharpening filters to enhance the quality of inter-layer prediction. Based on two filters and the existing up-sampling filter, a rate-distortion (RD)-cost fuction-based competitive scheme is proposed to get better quality of video. Experimental results showed that average BD-rate gains of 1.5%, 2.1%, and 1.7% for Y, U and V components, respectively, were achieved, compared with SHVC reference software 5.0, which is based on HEVC reference model (HM) 13.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.34 no.2C
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• pp.209-216
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• 2009

The repeater for wireless broadband internet (Wibro) system using OFDM demands the short processing delay to eliminate inter-symbol interference resulted from the time delay greater than the guard time. Towards this, the total system delay of repeater is expected to be minimized as possible as it can without distorting signal quality. In general, the FIR-type of filter is commonly deployed as a channelization filter, but due to its large amount of coefficients for producing prerequisite filter response the excessive large time delay occurs. To withstand this problem, the paper proposes the method for designing IIR filter whose response almost identical to that of the original filter. Moreover, in order to linearize the phase response of the designed IIR filter, this paper also introduce the way of designing the all-pass filter to be cascaded works for linearizing phase response of the channelization as well as the de-channelization filter. To achieve the further improvement in linearization of the phase response and reduction of the overall complexity, this paper tries to transform the integrated IIR filter group into the structure in polyphase style. The computer simulation verifies that the integrated IIR filter group designed in this paper reveals the relatively short processing delay without harming the acceptible signal quality.

• Journal of IKEEE
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• v.8 no.1 s.14
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• pp.145-151
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• 2004

For wide-band spread spectrum communication systems such as IMT-2000, a digital matched filter is a key device for rapid spreading code synchronization. Although a digital matched filter can be implemented easily, large power consumption at the higher chip rate and large summation delay of longer chip length are the bottleneck of practical use. In this paper, we propose a optimized partial correlation digital matched filter structure which can be constructed of the so-called generalized hierarchical Golay sequence. a partial correlation structure can reduce the number of correlators, but enlarge the size of flip-flops. In this paper, The proposed approach focuses on efficient circuit size, power dissipation, maintaining the operating throughput. A proposed digital matched filter reduce the size of flip-flops by rounding method. and it reduces about 45 percentages of power dissipation and chip area as compared with digital matched filter which is not rounded. rounding. The proposed architecture was verified by using Xilinx FPGA.