본 논문은 이산웨이블렛 변환, 푸리에 변환 및 실효값의 연산 결과를 이용하여 전력품질을 진단하는 인공지능형 진단기법을 제안한다. 제안된 진단기법을 채택한 인공지능형 전력품질 진단기는 과도현상, 순간전압강하, 순간전압상승, 순간정전 및 전고조파 외형률의 진단 및 분류가 가능하다. 신호처리를 위한 데이터 샘플링주파수는 15.36[kHz]가 사용되었으며 샘플링된 이산데이터는 이산웨이블렛변환, 고속푸리에변환, 실효값의 연산에 사용되어진다. 효율적인 인공지능형 전력품질 진단을 위해서, 진단하고자 하는 전력품질 요소에 맞추어 간단한 다층구조의 인공신경망을 설계하였다. 제안된 인공신경망은 C++ 언어로 프로그램되어 PSIM 시뮬레이션 연구에 사용되었으며, TI DSP 320C6713 마이크로프로세서를 사용한 MP PQ+256 하드웨어에서 검증하였다.
우리는 한국우주전파관측망(: Korea VLBI Network: KVN)에 적용 가능한 새로운 디지털 샘플러를 개발하였다. 이 샘플러는 1024MHz 샘플링으로 2bits/sample의 성능을 가지고 있다. 입력 기준 주파수 Clock은 1PPS(: Pulse per second)와 10MHz를 사용하며, 1PPS 신호에 동기되어 UTC(: Universal Time Coordinated) 시각정보가 출력된다. 샘플링된 데이터 출력은 시각정보를 포함한 VSI(: VLBI Standard Interface)규격을 채택하고 있다. 개발된 샘플러의 성능을 검증하기 위하여, KVN 울산전파천문대에 설치하여 우주 전파 관측 시험을 수행하였다. 관측시험 결과, 안정적인 성능을 보여 주었다. 본 논문에서는 새로 개발된 샘플러와 관측 시험 결과를 발표하고자 한다.
본 논문은 유도전동기의 고장검출 및 진단을 위한 효율적인 2-단계 고장예측 알고리즘을 제안한다. 첫 번째 단계에서는 고장 패턴 추출을 위해 선형 예측 부호화 (Linear Predictive Coding: LPC) 기법을 사용하고, 두 번째 단계에서는 고장 패턴 매칭을 위해 동적시간교정법 (Dynamic Time Warping: DTW)을 사용한다. 유도전동기에서 정상 및 각종 이상 상태의 조건을 발생시켜 추출한 샘플링 주파수 8kHz, 샘플링 시간 2.2초의 정상상태 및 비정상 상태의 진동데이터 8개를 사용하여 모의 실험한 결과, 제안한 고장예측 알고리즘은 기존의 고장진단 알고리즘보다 약 45%의 정확도 향상을 보였다. 또한 TI사의 TMS320F2812 DSP를 내장한 테스트베드 시스템을 제작하여 제안한 고장예측 알고리즘을 구현하고 검증하였다.
본 논문은 손목 착용형 웨어러블 기기를 착용한 사용자의 걸음걸이에서 흔들리는 팔의 패턴을 통하여 사용자를 인증하는 방법을 제안한다. 기기에 내장된 가속도 센서를 이용하여 샘플링된 3축 가속도 센서 데이터를 수집한다. 수집한 데이터를 신호처리 기법을 통해 변환하여 걸음의 주기를 찾고, 푸리에 변환으로 걸음걸이의 주파수와 크기를 특징으로 추출하여, 2D 혼합 가우시안 모델(GMM)로 학습한 뒤, 신뢰구간 검증 방식으로 테스트한다. 실험결과 95%의 신뢰구간에서 사용자 평균 92%로 사용자를 인증함을 보였다.
본 논문에서는 스펙트럼 효율 향상을 위한 부가 데이터 전송 시스템을 제안하고 채널용량 식을 근사화 하여 유도 한다. 대역확산 워터마킹 기법이 워터마킹 신호 삽입기로 이용되었고 다중경로 채널로는 나카가미-q (Hoyt) 모델을 고려하였다. 수식적 결과는 무선 페이딩 채널에서 제안된 시스템의 채널 용량 변화를 보여준다. 결과로부터 워터마킹 시스템의 채널용량이 페이딩 계수와 호스트 샘플링 주파수, 호스트-워터마킹 전력비, 워터마킹-잡음 전력비 및 확산코드 길이에 의해서 영향 받음을 확인한다.
본 논문은 iterated contractive transformations을 이용한 심전도 데이터 압축에 관한 새로운 방법을 제안한다. 이방법은 piecewise self-affine fractal interpolation(PSAFI)에 의해 심전도 신호의 임의 구간들을 표현한다. Piecewise self-affine fractal model은 자기자신의 수축적 유사 변환으로 구성된다고 볼 수 있는 이산 데이터에 사용된다. 제안된 알고리즘은 MIT/BIH arrhythmia 데이터베이스로 평가되었다. PSAFI는 주어진 압축율에서 기존의 직접 압축 방법보다 상대적으로 적은 재생 오차를 나타냈다. 샘플링 주파수는 400Hz이고 resolution은 12bits인 원래 신호에 대해 압축율이 883.9bps일때 평균재생오차(APRD)는 5.39%를 나타냈다.
본 논문에서는 한국우주전파관측망의 성능 확장을 위해 광대역 관측시스템의 시험 및 결과에 대해 소개한다. KVN은 1024Mbps 속도로 VLBI 관측을 수행하는데, 4주파수 동시관측을 위한 8192Mbps 관측은 정규 운영을 위해 시험하고 있다. 세계 여러 VLBI 관측국에서는 높은 정밀도와 고분해능의 천체를 관측하기 위해 광대역 관측시스템을 독자적으로 개발하거나 여러 나라와 협력하고 있다. KVN은 K/Q//W/D 밴드의 RF 신호를 주파수 변환을 하지 않고 한 주파수 대역에 대해 최대 2048MHz 대역폭을 직접 샘플링하는 OCTAD 고속샘플러를 도입할 계획이다. 따라서 KVN의 성능확장을 위한 사전연구로서 일본국립천문대와의 협력을 통하여 OCTAD 고속샘플러와 데이터 기록을 위한 OCTADISK2 고속기록기를 현장에 설치한 후, 광대역 관측시험을 통하여 성능을 확인하고 그 결과를 본 논문에서 고찰하고자 한다.
본 연구에서는 X-밴드 대역 FMCW(frequency modulated continuous wave) 기반의 다중대역폭를 갖는 영상 레이다 설계와 자체 제작된 레이다 시스템의 성능시험 결과를 선보인다. 다중대역폭을 갖는 FMCW 레이다 송신기 설계를 위해 300 MHz와 500 MHz 대역폭을 갖는 두 개의 톱니파 조합을 주파수 변조신호로 활용하였으며, X-밴드 대역의 수신 신호로부터 비트 주파수(beat frequency)를 효과적으로 수신하기 위해 L-밴드 대역 신호발생기와 주파수 변환회로가 혼합된 송 수신회로를 구성하였다. 자체 설계/제작된 레이다의 다중대역폭 성능시험을 위해 송신기 최대 출력 35 dBm, 데이터수집 장치의 샘플링 주파수 1.2 MHz와 기록시간 1 ms로 시스템을 구성하였으며, 대역폭 500 MHz와 300 MHz를 갖는 변조신호로부터 거리방향과 방위각방향 해상도(0.28 m, 0.26 m)와 (0.44 m, 0.27 m)를 각각 확인하였다.
압축 센싱은 기존의 섀넌/나이키스트 이론보다 낮은 샘플링률로 신호를 샘플링 하여도 원신호로 복원할 수 있다는 이론이다. 본 논문에서는 압축 센싱을 이용하여 반향 신호의 정량적 주파수 특성을 직접 추출하여 이를 이용한 초음파 감쇠 지수 예측 방법을 제안한다. 일반적인 초음파 감쇠 지수 예측 방법들은 시간 영역에서 수집된 반향 신호를 Fourier 변환 등을 통해 주파수 영역으로 변환하는데, 제안하는 예측 방법은 압축 센싱으로 수집된 데이터를 복원하는 과정에서 적용하는 basis 행렬을 이용하여 시간 영역으로의 완전한 신호 복원 없이 반향 신호의 주파수 특성을 직접 추출하여 감쇠 지수를 예측한다. 3가지의 basis 행렬을 통해 주파수 영역에서 복원된 반향 신호에 대하여 다중 참조 신호를 이용한 Centroid Downshift 방법으로 감쇠 지수를 예측하여 각각의 예측 정확도와 실행 시간을 비교 분석하였다. 컴퓨터 모의 실험 결과 이산 코사인 변환(DCT) 행렬을 적용하는 경우, 50%의 압축률에서는 압축 센싱을 적용하지 않은 경우와 0.35% 이내의 예측 정확도를 보였으며, 압축률을 70%까지 높이는 경우에도 약 6% 이내의 평균 예측 오차를 보였다. 제안한 압축 센싱을 적용한 반향 신호의 주파수 특성 추출 방법은 향후 주파수 영역의 다른 정량적 초음파 분석 방법에 적용할 수 있다.
DEM(Dynamic Element Matching) 기법중의 하나인 DWA(Data Weighted Averaging)는 멀티비트 Sigma-Delta Modulator에서 피드백 DAC의 단위요소 커패시터 부정합으로 인한 비선형성을 제거하기 위하여 널리 이용된다. 본 논문에서는 기존 DWA 구조에서 적용된 클록 타이밍을 조정하여 양자화기 데이터 코드 출력을 Latch 하는 $2^n$ Register 블록을 $2^n$ S-R latch 블록으로 대체하여 MOS Tr.를 줄임과 더불어 여분의 클록을 제거하였고, n-bit 데이터 코드를 지연시키기 위해 사용되는 2개의 n-비트 Register 블록을 1개의 n-비트 Register 블록으로 감소시켰다. 개선된 DWA 구조를 이용하여 3차 3-비트 SC(Switched Capacitor) Sigma-Delta Modulator를 설계한 후, 입력 주파수 20kHz, 샘플링 주파수 2.56MHz에서 0.1% DAC 단위 요소 커패시터 부정합을 갖도록 하여 시뮬레이션 한 결과 기존의 구조와 동일한 해상도를 얻을 수 있었고, 222개의 MOS Tr. 수를 줄일 수 있었다.
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[게시일 2004년 10월 1일]
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