• 한국산학기술학회:학술대회논문집
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• 한국산학기술학회 2005년도 춘계학술발표논문집
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• pp.128-131
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• 2005

본 논문에서는 정해진 형태의 정보를 입력하면 태양광, 풍력 등의 분산형전원의 도입 및 운용에 대한 각종 정보를 상세하고 전문적(설계나 감리, 운용자 등)인 측면에서 제공받을 수 있는 시스템의 알고리즘을 개발하고자 한다. 구체적으로는 분산형전원의 계통연계 시에 발생할 수 있는 정상, 비정상(사고), 전력품질에 대한 9개의 항목으로 전력용량, 전기방식, 역률, 뱅크 역조류, 상시전압변동, 순시전압변동, 플리커, 단락용량, 연계가능용량 등이며, 분산형전원의 배전계통에의 연계 적합 여부를 종합적으로 판단하는 시스템이다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2005년도 제36회 하계학술대회 논문집 전기설비
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• pp.97-99
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• 2005

현장에서 사용중 고압전선에 고장이 발생한 6.6kV 건식변압기 고장의 원인분석을 위하여 설계와 제조방식이 동일하고 사용기간이 비슷한 건식변압기에 대한 전기적 열적 시험을 실시하였다. 전기적 시험으로서는 교류 및 충격 내전압시험, 부분방전시험을 실시하였고 열적시험으로는 단락법을 사용하여 온도를 상승시켰으며, 내부 및 외부권선표면의 온도분포와 열화상에 의한 온도분포를 측정하였다. 시험결과 부분방전특성이 기준치에 비하여 높게 나타났으며, 권선온도분포는 사용한계온도이하인 것으로 분석되었다.

• 대한전자공학회논문지SD
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• 제38권4호
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• pp.50-50
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• 2001

IDDQ 테스트는 CMOS VLSI 회로에서 발생 가능한 여러 종류의 물리적 결함을 효율적으로 검출 할 수 있는 테스트 방식이다. 본 논문에서는 CMOS에서 발생 빈도가 가장 높은 합선고장을 효과적으로 검출할 수 있는 IDDQ 테스트 알고리즘을 이용하여 패턴 생성기를 개발하였다. 고려한 합선고장 모델은 회로의 레이아웃 정보에 의존하지 않으며, 내부노드 혹은 외부노드에 한정시킨 합선고장이 아닌 테스트 대상회로의 모든 노드에서 발생 가능한 단락이다. 구현된 테스트 패턴 생성기는 O(n2)의 복잡도를 갖는 합선고장과 전압 테스트 방식에 비해 상대적으로 느린 IDDQ 테스트를 위해서 새롭게 제안한 이웃 조사 알고리즘과 고장 collapsing 알고리즘을 이용하여, 빠른 고장 시뮬레이션 시간과 높은 고장 검출율을 유지하면서 적은 수의 테스트 패턴 생성이 가능하다. ISCAS 벤치마크 회로의 모의실험을 통하여 기존의 다른 방식보다 우수한 성능을 보였다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2017년도 전력전자학술대회
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• pp.260-261
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• 2017

본 논문에서는 결합 인덕터를 이용한 새로운 다단 듀얼 벅 인버터를 제안한다. 제안한 인버터는 기존 다단 듀얼 벅 인버터의 장점인 암단락 방지, MOSFET 이용, 고주파 동작, 스위칭 손실감소 등을 그대로 갖고 있고, 기존과 다른 점은 제한 인덕터들을 출력전류 극성에 따라 결합시켜서 총 2개의 코어로 구성된다. 이로 인해 셀 수가 많이 필요한 대용량 시스템에서 기존 인버터에 비해 제한 인덕터의 셀프 인덕턴스 양을 획기적으로 줄일 수 있고 결과적으로 총 자기소자 부피가 감소하게 된다. 따라서 전체 효율면에서 향상된다. 제안한 인버터의 성능 검증을 위해 2 셀 구조로 된 인버터를 구축하여 실험을 통해 성능을 검증하였다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2017년도 전력전자학술대회
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• pp.132-133
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• 2017

본 논문은 DC 배전용 반도체 차단기를 모델링하고, 바리스터 동작 특성을 MATLAB/SIMULINK를 이용해 실험 결과와 비교 분석하였다. 단락 전류 차단을 위한 반도체 소자는 전력용 반도체 스위치인 IGBT를 이용하였으며, 회로 차단 시 인덕턴스 성분에 의해 발생하는 과전압으로부터 차단기를 보호하기 위해 바리스터를 IGBT에 병렬 연결하였다. 바리스터는 수학적 모델링을 통해 로그 스케일에서 파라미터를 산출하였으며, 비선형 저항 특성을 시뮬레이션 환경에서 표현하였다. DC 반도체 차단기는 MATLAB 기반으로 모델링하였으며, 산출된 파라미터는 바리스터 모델에 적용하여 시뮬레이션하였다. 또한, 1kV/1.5kA 차단 실험 결과를 비교 분석하여 제안된 DC 배전용 반도체 차단기의 모델의 특성을 검증하였다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2017년도 전력전자학술대회
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• pp.304-305
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• 2017

AC 그리드에 비해 DC 그리드는 전류의 영교차점이 없으므로 사고전류를 신속하게 차단하지 못 한다면 아크나 스파크에 의한 전기화재가 발생하여 큰 피해가 따른다. 본 연구에서는 신속한 차단과 전류 커패시터를 쉽게 충전할 수 있는 구조가 간단한 새로운 DC SSCB를 제안한다. 제안하는 DC SSCB는 단락사고를 모의하여 시뮬레이션 및 실험을 통해 동작특성을 검증한다. 본 논문에서 연구한 DC SSCB는 향후 DC 그리드 시스템의 설계 및 구현에 활용될 것으로 기대된다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2003년도 춘계학술대회 논문집 센서 박막재료 반도체 세라믹
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• pp.273-276
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• 2003

본 논문에서는 한쪽이 단락된 스트립선로(Stripline)와 Loading 캐패시턴스(Capacitance)로 구성된 새로운 형태의 1/4파장 스트립선로 공진기를 제안하였으며, 이 공진기를 이용해서 5.2 GHz 대역 무선 LAN용 적층 대역통과 여파기를 설계, 제작 하였다. 제안한 공진기의 전파지연효과(Slow-wave Effect) 때문에, 기존의 공진기에 비해서 길이가 축소되며, 기준 공진주파수(Fundamental Resonant Frequency)에 대한, 첫 번째 기생공진주파수(First Spurious Resonant Frequency) 값이 커지기 때문에, 넓은 상향저지대역(Wide Upper Stopband)을 갖는 초소형의 대역통과 여파기의 설계가 가능하다. 설계한 여파기를 LTCC 적층 공정 기술을 이용하여 제작하였으며 그 크기는 $3.2mm{\times}1.6mm{\times}0.8mm$ 이다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2014년도 전력전자학술대회 논문집
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• pp.395-396
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• 2014

3상 독립형 인버터의 비대칭 출력 전압은 부하의 불평형에 의하여 야기되며 암 단락을 방지하기 위한 데드타임은 출력 전압에 비선형적인 특성을 발생시킨다. 인버터가 불평형부하 구동 시 3상 출력전압은 불평형의 홀수배 고조파를, 동기좌표계 상에서 dq전압은 서로 크기가 다른 짝수배 고조파를 발생시킨다. 본 논문에서는 불평형부하에 따른 불평형 출력 전압을 평형으로 유지하는 동시에 공진제어를 이용하여 데드타임에 의한 불평형 고조파를 보상하는 전압제어기를 제안하였으며 10kW 용량의 독립형 인버터를 제작하여 제안한 제어기법의 타당성을 입증하였다. 실험을 통해 출력 전압의 THD는 4.3%에서 1.5%로, 불평형율은 4.3%에서 1.1%로 감소함을 확인하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2007년도 제38회 하계학술대회
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• pp.868-869
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• 2007

자여자식 동기 발전기에 비해, 영구자석 내삽형 동기 발전기는 순간적인 부하 단락 시에도 지속적으로 여자기에 여자 전원을 공급할 수 있어 큰 부하 변동에도 안정적으로 발전기를 운전할 수 있게 해 준다. 본 연구에서는 이러한 전동기의 해석 프로그램을 개발하고, 이로부터 유전알고리즘을 이용하여 설계프로그램을 개발하였다. 영구자석동기 발전기의 목적함수를 효율로 두었으며, 발전기의 형상을 변화시켜 제약 조건을 만족하는 최대 효율을 갖는 1kW급 영구자석 내삽형 동기 발전기의 설계치를 제시하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2004년도 하계학술대회 논문집 A
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• pp.455-457
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• 2004

An accurate digital distance relaying algorithm which is immune to reactance effect of the fault resistance and the load current for phase-to-phase short fault in 765kV untransposed transmission lines is proposed. The algorithm can estimate adaptively the impedance to a fault point independent of the fault resistance. To compensate the magnitude and phase of the apparent impedance, this algorithm uses the angle of an impedance deviation vector. The impedance correction algorithm for phase-to-phase short fault uses a voltage equation at fault point to compensate the fault current at fault point. A series of tests using EMTP output data in a 765kv untransposed transmission lines have proved the accuracy and effectiveness of the proposed algorithm.