• 한국전기전자재료학회:학술대회논문집
• /
• 한국전기전자재료학회 2004년도 하계학술대회 논문집 Vol.5 No.2
• /
• pp.1019-1022
• /
• 2004

본 연구에서는 PERC(passivated emitter and rear cell) 구조를 갖는 고효율 단결정 실리콘 태양전지에 도금법을 적용하여 Ni/Cu 전극을 형성하였다. 고효율 태양전지는 제작 비용이 높고 공정이 복잡하기 때문에 실용화에 적용이 어려운 단점이 있다. 따라서 태양전지의 효율은 그대로 유지하고, 공정을 간단하게 줄이면서 저가격화 할 수 있는 방법에 대한 연구가 필요하다. 기존의 고효율 실리콘 태양전지에 가장 일반적으로 적용되고 있는 Ti/Pd/Ag 전극의 경우 고가의 증착 장비를 이용할 뿐만 아니라 재료 자체도 매우 고가의 물질이 사용되고 있다. 도금법으로 Ni/cu 전극을 형성하여 태양전지를 제작한 결과 공정을 간소화하고 비용을 절감 하면서, 20% 이상의 고효율 태양전지를 얻을 수 있었다.

• 한국전기전자재료학회:학술대회논문집
• /
• 한국전기전자재료학회 2008년도 추계학술대회 논문집 Vol.21
• /
• pp.431-432
• /
• 2008

HIT Solar Cell은 단결정 실리콘 웨이퍼가 초박막 amorphos 실리콘 층으로 싸여있는 구조이다. HIT Solar Cell에서 amorphos 실리콘의 두께와 도핑 농도는 태양전지의 효율을 결정하는 매우 중요한 요인이다. 본 논문에서는 높은 효율을 갖는 태양전지 설계를 위해 AFORS HET 프로그램을 이용하여 TCO_a-Si:H(p)_a-Si:H(i)_c-Si(n)_Al 구조를 설계했다. 후에 a-Si:H(p)의 두께와 a-Si:H(i) 의 두께를 가변하며 효율을 측정하였고, p-i-n 구조에서 n+ 층을 추가함에 따라 변하는 효율을 측정하였다. 최적화 한 결과 $V_{oc}$ = 693mV, $J_{sc}$ = 3891mA/$cm^{-2}$, FF = 8363%, $E_{ff}$ = 22.55% 의 고효율을 얻었다.

• 대한전자공학회논문지
• /
• 제18권6호
• /
• pp.30-37
• /
• 1981

두께가 30μm인 다결정 실리콘 p-n 접합 태양전지의 삼차원적인 반송자 분포, 양자효율 및 변환효율(AMI)을 계산하였다. 다결정 및 단결정 실리콘 태양전지의 양자효율이 비교되었다. Grain 크기가 각각 5μm, 100μm인 전지의 효율은 6%, 12%로 계산되었다.

• 한국전기전자재료학회:학술대회논문집
• /
• 한국전기전자재료학회 2001년도 추계학술대회 논문집 Vol.14 No.1
• /
• pp.13-16
• /
• 2001

반도체 동작시에 파워 손실을 최소화하는 것은 2000년대의 에너지, 산업전자, 정보통신 산업분야에서의 가장 주요한 요구 사항중의 하나이다. 실리콘계 반도체 소자들은 완전히 새로운 구동기구의 소자가 개발되지 않는 한, 실리콘 재료의 낮은 열전도율이나 낮은 절연파괴전계와 같은 물리적 특성한계 때문에 이러한 요구를 만족시키는 것이 불가능한 실정이다. 따라서 21세기를 위한 대안으로 고열전도융의 WBG(WideBand-Gap) 물질 그 중에서도 탄화규소(SiC) 반도체가 제시되고 있다. SiC 반도체는 실리콘에 비하여 밴드갭(band gap: $E_{g}$)이 높을 뿐만이 아니라 절연파괴강도 ($E_{B}$)가 한 자릿수 이상 그리고 전자의 포화 drift 속도, $V_{s}$ 및 열전도도 k가 3배 가량 크다. 따라서 SiC는 고온 동작 내지는 고내압, 대전류, 저손실 반도체를 제작하는데 아주 유리하다. 본고에서는 응용성이 넓고, 단결정 제조가 비교적 용이한 SiC 반도체의 기술현황에 대하여 살펴보고자 한다.

• E2M - 전기 전자와 첨단 소재
• /
• 제14권12호
• /
• pp.11-14
• /
• 2001

반도체 동작시에 파워 손실을 최소화하는 것은 2000년대의 에너지, 산업전자, 정보통신 산업분야에서의 가장 주요한 요구 사항중의 하나이다. 실리콘계 반도체 소자들은 완전히 새로운 구동기구의 소자가 개발되지 않는 한, 실리콘 재료의 낮은 열전도율이나 낮은 절연파괴전계와 같은 물리적 특성한계 때문에 이러한 요구를 만족시키는 것이 불가능한 실정이다. 따라서 21세기를 위한 대안으로 고열전도율의 WBG(Wide Band-Gap) 물질 그 중에서도 탄화규소(SiC) 반도체가 제시되고 있다. SiC 반도체는 실리콘에 비하여 밴드 갭(band gap: E$_{g}$)이 높을 뿐만이 아니라 절연파괴강도(E$_{B}$)가 한 자릿수 이상 그리고 전자의 포화 drift 속도, V$_{s}$ 및 열전도도 k가 3배 가량 크다. 따라서 SiC는 고온 동작 내지는 고내압, 대전류, 저손실 반도체를 제작하는데 아주 유리하다. 본고에서는 응용성이 넓고, 단결정 제조가 비교적 용이한 SiC 반도체의 기술현황에 대하여 살펴보고자 한다.

• 한국전기전자재료학회:학술대회논문집
• /
• 한국전기전자재료학회 2001년도 추계학술대회 논문집
• /
• pp.13-16
• /
• 2001

반도체 동작시에 파워 손실을 최소화하는 것은 2000년대의 에너지, 산업전자, 정보통신 산업분야에서의 가장 주요한 요구 사항중의 하나이다. 실리콘계 반도체 소자들은 완전히 새로운 구동기구의 소자가 개발되지 않는 한, 실리콘 재료의 낮은 열 전도율이나 낮은 절연파괴전계와 같은 물리적 특성한계 때문에 이러한 요구를 만족시키는 것이 불가능한 실정이다. 따라서 21세기를 위한 대안으로 고열전도율의 WBG(Wide Band-Gap) 물질 그 중에서도 탄화규소(SiC) 반도체가 제시되고 있다. SiC 반도체는 실리콘에 비하여 밴드 갭(band gap: E$_{g}$)이 높을 뿐만이 아니라 절연파괴강도(E$_{B}$)가 한 자릿수 이상 그리고 전자의 포화 drift 속도, v$_{s}$ 및 열전도도 k가 3배 가량 크다. 따라서 SiC는 고온 동작 내지는 고내압, 대전류, 저손실 반도체를 제작하는데 아주 유리하다. 본고에서는 응용성이 넓고, 단결정 제조가 비교적 용이한 SiC 반도체의 기술현황 에 대하여 살펴보고자 한다.

• 한국진공학회:학술대회논문집
• /
• 한국진공학회 2014년도 제46회 동계 정기학술대회 초록집
• /
• pp.487.1-487.1
• /
• 2014

현재 전 세계 태양광 시장의 주류를 이루는 단결정 실리콘 태양전지의 효율적 한계를 뛰어넘기 위하여 여러 가지 기술적 구조적 시도들이 이루어지고 있다. 그 중 기존의 피라미드 형태의 텍스쳐링 표면 대신 나노와이어 형상을 가지는 태양전지 개발이 주목을 받고 있다. 실리콘 웨이퍼 표면에 나노와이어가 수직 배열되어 있거나 텍스쳐링 표면에 나노와이어 형상이 있을 경우 SiNx가 증착된 피라미드 텍스쳐링 표면보다 반사도가 월등히 낮아져 light trapping을 기대할 수 있어 태양전지 개발에 응용하기 위한 나노와이어 형상 최적화에 본 연구의 목적이 있다. 실리콘 나노와이어 합성법에는 여러가지 방법들이 있으나 본 연구에서는 비교적 짧은 시간과 상온에서 공정이 이루어지는 무전해 식각법을 이용하여 실리콘 나노와이어를 합성하였다. 무전해 식각법은 은 이온과 실리콘 사이에서 일어나는 산화-환원 반응이 나노와이어 합성의 주요 기전이기 때문에 균일한 나노와이어를 형성하기 위하여 균일한 은 박막 형성과 적절한 반응시간이 요구된다. 본 연구에서는 반응시간을 조절하여 나노와이어의 길이 변화와 반사도의 변화를 FE-SEM과 UV-Vis-NIR spectroscopy를 통하여 관찰하였고 그 결과 나노와이어가 실리콘 웨이퍼 표면에 수직 배열되어 있는 형태와 텍스쳐링 표면에 나노와이어 형상이 있는 경우 SiNx가 증착된 피라미드 텍스쳐링 표면에 비해 월등히 향상된 반사율을 얻을 수 있었다.

• 한국산학기술학회논문지
• /
• 제8권1호
• /
• pp.25-32
• /
• 2007

코발트 니켈 합금형 실리사이드 공정에서 단결정실리콘과 다결정실리콘 기판에 자연산화막이 있는 경우 나노급 두께의 코발트 니켈 합금 금속을 증착하고 실리사이드화하는 경우의 반응 안정성을 확인하였다. 4인치 P-type(100)Si 기판 전면에 poly silicon을 입힌 기판과 single silicon 상태의 두 종류 기판을 준비하고 두께 4 nm의 자연산화막이 있는 상태에서 10 nm 코발트 니켈 합금을 니켈의 상대조성을 $10{\sim}90%$로 달리하며 열증착하였다. 통상의 600, 700, 800, 900, 1000, $1100^{\circ}C$ 각 온도에서 실리사이드화 열처리를 시행 후 잔류 합금층을 제거하고, XRD(X-ray diffraction)및 FE-SEM(Field emission scanning electron microscopy), AES(Auger electron spectroscopy)를 사용하여 실리사이드가 생겼는지 확인하였다. 마이크로라만 분석기로 실리사이드 반응시의 실리콘 층의 잔류 스트레스도 확인하였다. 자연산화막이 존재하는 경우 실리사이드 반응이 진행되지 않았고, 폴리실리콘 기판과 고온에서는 금속과 산화층의 반응잔류물이 생성되었다. 단결정 기판의 고온열처리에서는 실리사이드 반응이 없더라도 핀홀이 발생할 수 있는 정도의 열스트레스가 존재하였다. 코발트 니켈 복합실리사이드 공정에서는 자연산화막을 제거하는 공정이 필수적이었다.

• 한국진공학회:학술대회논문집
• /
• 한국진공학회 2009년도 제38회 동계학술대회 초록집
• /
• pp.142-142
• /
• 2010

본 논문은 단결정 및 다결정 실리콘 기판 상에 아산화질소 플라즈마 처리를 통하여 형성한 초박형 실리콘 옥시나이트라이드 박막의 특성과 이의 어플리케이션에 관한 것이다. 초박형 절연막은 현재 다양한 전자소자의 제작과 특성 향상을 위하여 활용되고 있으나 일반적인 화학 기상 증착 방법으로는 균일도를 확보하기 어려운 문제점을 가지고 있다. 디스플레이의 구동소자로 활용되는 박막 트랜지스터의 특성 향상과 비휘발성 메모리 소자의 터널링 박막에 응용하기 위하여 초박형 실리콘 옥시나이트라이드 박막의 증착과 이의 특성을 분석하였고, 실제 어플리케이션에 적용하였다. 실리콘 산화막과 실리콘 계면상에 존재하는 질소는 터널링 전류와 결함 형성을 감소시키며, 벌크 내에 존재하는 질소는 단일 실리콘 산화막에 비해 더 두꺼운 박막을 커패시턴스의 감소없이 이용할 수 있는 장점이 있다. 아산화질소 플라즈마를 이용하여 활성화된 질소 및 산소 라디칼들이 실리콘 계면을 개질하여 초박형 실리콘 옥시나이트라이드 박막을 형성할 수 있다. 플라즈마 처리 시간과 RF power의 변화에 따라 형성된 실리콘 옥시나이트라이드 박막의 두께 및 광학적, 전기적 특성을 분석하였다. 아산화질소 플라즈마 처리 방법을 사용한 실리콘 옥시나이트라이드 박막을 시간과 박막 두께의 함수로 전환해보면 초기적으로 증착률이 높고 시간이 지남에 따라 두께 증가가 포화상태에 도달함을 확인할 수 있다. 아산화질소 플라즈마 처리 시간의 변화에 따라 형성된 박막의 전기적인 특성의 경우, 플라즈마 처리 시간이 짧은 실리콘 옥시나이트라이드 박막의 경우 전압의 변화에 따라 공핍영역에서의 기울기가 현저히 감소하며 이는 플라즈마에 의한 계면 손상으로 계면결합 전하량이 증가에 기인한 것으로 판단된다. 또한, 전류-전압 곡선을 활용하여 측정한 터널링 메카니즘은 2.3 nm 이하의 두께를 가진 실리콘 옥시나이트라이드 박막은 직접 터널링이 주도하며, 2.7 nm 이상의 두께를 가진 실리콘 옥시나이트라이드 박막은 F-N 터널링이 주도하고 있음을 확인할 수 있다. 결론적으로 실리콘 옥시나이트라이드 박막을 활용하여 전기적으로 안정한 박막트랜지스터를 제작할 수 있었으며, 2.5 nm 두께를 경계로 터널링 메커니즘이 변화하는 특성을 이용하여 전하 주입 및 기억 유지 특성이 효과적인 터널링 박막을 증착하였고, 이를 바탕으로 다결정 실리콘 비휘발성 메모리 소자를 제작하였다.

• 한국재료학회:학술대회논문집
• /
• 한국재료학회 2011년도 춘계학술발표대회
• /
• pp.35.2-35.2
• /
• 2011

나노와이어를 제작하는 많은 방법들 중에서 실리콘 기판을 무전해식각하여 실리콘 나노와이어를 제작하는 방법은 쉽고 간단하기 때문에 최근 많은 연구가 진행되고 있다. 무전해식각법을 이용한 실리콘 나노와이어 합성은 단결정 실리콘 나노와이어를 합성할 수 있고, p 또는 n형의 도핑 정도에 따라 원하는 전기적 특성의 기판을 선택하여 제작할 수 있다는 장점을 가지고 있다. 하지만 n형으로 도핑된 기판으로 나노와이어를 제작하였을 경우 식각으로 인한 나노와이어 표면의 거칠기로 인하여, 실제로는 n형 반도체 특성을 나타내지 않는 문제점을 가지고 있다. 따라서 본 연구에서는 무전해식각법으로 합성한 n형 나노와이어의 거칠기를 조절하고 filed-effect transistor (FET) 소자를 제작하여 나노와이어의 전기적 특성변화를 확인하였다. n형 나노와이어의 거칠기를 조절하기 위하여 열처리를 통해 표면을 산화시켰고, 열처리 시간에 따른 나노와이어 FET 소자를 제작하여 I-V 특성을 관찰하였다. 이때 절연막과 나노와이어 계면 사이의 결함을 최소화 하기 위하여 나노와이어를 poly-4-vinylphenol (PVP) 고분자 절연막에 부분 삽입시켰다. 나노와이어 표면의 거칠기는 high-resolution transmission electron microscopy (HRTEM)을 통하여 확인하였으며, 전기적 특성은 Ion/Ioff ratio, 이동도, subthreshold swing, threshold voltage 값 등을 평가하였다.