• Proceedings of the Korean Institute of Surface Engineering Conference
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• 2014.11a
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• pp.98-99
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• 2014

질산산화법(nitric acid oxidation method)은 저온에서 안정적인 산화막을 형성하는 직접산화공정으로 azeotropic point(68 wt%)인 120도 이하의 온도에서 산화막을 형성한다. 120도에서 형성한 질산산화막은 CVD법으로 형성한 산화막 보다 낮은 누설전류밀도(leakage current density)를 나타낸다. 또한 질산의 농도가 증가함에 따라 형성한 산화막의 누설전류밀도가 감소하며, 이는 열산화법으로 형성한 산화막 보다 낮다. 질산산화의 낮은 누설전류밀도는 형성한 산화막의 높은 원자 밀도와 낮은 계면준위밀도에 의한 것으로 이 특성을 이용하여 게이트 절연막(gate insulator)과 태양전지의 passivation막으로 응용되고 있다.

• Proceedings of the Korean Society of Computer Information Conference
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• 2013.07a
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• pp.343-344
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• 2013

본 연구에서는 RF sputtering법을 이용하여 Si기판 위에 SBN 박막을 증착시켜서, 온도 범위 600~800[$^{\circ}C$]에서 열처리를 하였는데, 650[$^{\circ}C$]에서 열처리된 박막의 경우 표면거칠기는 약 0.42[nm]로 나타났으며, 누설전류밀도는 전압 범위 -5~+5[V]에서 10-5[$A/cm^2$] 이하로 안정된 값을 나타내었다.

• Journal of the Korean Ceramic Society
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• v.34 no.8
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• pp.803-810
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• 1997

Ba0.5Sr0.5TiO3 thin films were deposited by RF magnetron sputliring method in order to clarify the anneal condition and doping effect on loakage current Nb and Al were selected as electron donor and acceptor dopants respectively, in the BST films because they have been known to have nearly same ionic radii as Ti and thought to substitute Ti sites to influence the charge carrier and the acceptor state adjacent to the gram boundary. BST thin films prepared in-situ at elevated temperature showed selatively high leakage current density and low breakdown voltage. In order to achieve smooth surface and to improve electrical properties, BST thin films were deposited at room temperature and annealed at elevated temperature. Post-annealed BST thin films showed smoother surface morphology and lower leakage current density than in-situ prepared thin films. The leakage current density of Al doped thin films was measured to be around 10-8A/cm2, which is much lower than those of undoped and Nb doped BST films. The result clearly demonstrates that higher Schottky barrier and lower mobile charge carrier concentration achieved by annealing in the oxygen atmosphere and by Al doping are desirable for reducing leakage current density in BST thin films.

• Proceedings of the KIEE Conference
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• 2011.07a
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• pp.1109-1110
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• 2011

본 논문에서는 선간단락 시 단락전류에 의한 전력용 변압기의 단락특성을 해석하였다. 변압기 사양은 1[MVA], 6,600/660[V] 단상 내철형 배전용 변압기를 사용하였으며, 변압기에 유입되는 단락전류를 회로방정식을 이용해 계산하였다. 단락전류에 의해 발생되는 누설자속 밀도는 유한요소법을 이용해 계산하였고, 계산된 단락전류와 누설자속 밀도에 의해 권선에서 발생하는 축 방향과 반경방향 단락전자력을 계산하였다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.38 no.5
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• pp.17-17
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• 2001

고유전 (Ba, Sr)TiO₃ (BST) 박막을 이용한 DRAM storage capacitor의 저전계 영역에서의 전하손실을 발생시키는 커패시터의 누설전류는 유전완화전류와 진성 누설전류로 이루진다고 알려져 있다. 특히, 기가급 DRAM의 동작 전압(~IV)에서 유전완화전류가 진성 누설전류에 비해 훨씬 크기 때문에 이에 대한 심도 있는 연구가 필요하다. 본 연구에서는 thermally stimulated current (TSC) 측정법을 BST 박막에 처음으로 적용하여 트랩의 에너지 level 및 공정변화에 따른 트랩 밀도의 상대적 평가를 하였다. 그리고, 기존에 사용되던 전류-전압(I-V) 측정이나 전류-시간(I-t) 측정과 비교 및 분석함으로써 유전완화 전류의 원인을 규명하고 TSC 측정법의 신뢰성을 살펴보았다. 먼저 안정적인 TSC 측정을 위해 전계, 시간, 온도 및 승온속도에 따른 polarization condition을 알아보았다 이 조건을 이용한 TSC 측정으로부터 BST 박막에서의 트랩의 energy level이 0.20(±0.01) eV와 0.45(±0.02) eV임을 알 수 있었다. Rapid thermal annealing (RTA)을 이용한 후속 열처리에 따른 TSC 측정을 통하여 이 트랩들이 산소결핍(oxygen vacancy)에 기인함을 확인할 수 있었다. MIM BST 커패시터의 열처리에 대한 TSC 특성은 전류-전압(I-V) 및 전류-시간(I-t) 특성과 같은 경향성을 보인다. 이것은 TSC 측정이 BST 박막내의 트랩을 평가하는데 있어서 매우 효과적인 방법이라는 것을 보여준다.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2008.11a
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• pp.225-225
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• 2008

PLZT 박막을 Pt/Ti/$SiO_2$/Si 기판 위에 RF-마그네트론 스퍼터링방법으로 형성할 때 기판온도에 따른 PLZT 박막의 결정성과 전기적 특성 및 강유전 특성에 미치는 영향에 관하여 연구하였다. 하부전극 Pt와 PLZT 박막 사이에는 완충층으로 $TiO_2$를 사용하여 계면에서의 상호확산을 제어하면서 우수한 물성의 PLZT 박막을 얻고자 하였으며, 여러 기판온도에서 PLZT 박막을 증착한 후, 박막의 결정화를 위해 급속열처리법으로 $700^{\circ}C$로 후열처리하였다. 그 결과 기판온도 $400^{\circ}C$에서 증착한 PLZT 박막이 가장 우수한 특성을 나타내었으며, 이때의 잔류분극과 누설전류밀도는 각각 15.8 ${\mu}C/cm^2$, $5.4\times10^{-9}A/cm^2$ 이였다. 그러나 $500^{\circ}C$에서는 결정립 조대화현상이 나타나면서 잔류분극과 누설전류밀도는 9 ${\mu}C/cm^2$, $3.09\times10^{-7}A/cm^2$로 특성이 저하되었다.

• Proceedings of the Korean Vacuum Society Conference
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• 2016.02a
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• pp.300.1-300.1
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• 2016

최근 반도체 회로의 미세화로 인해 디자인 공정이 20 nm 이하로 내려갔다. 그 결과 회로간의 간격이 줄었으며 많은 문제가 발생 한다. 첫 번째 문제는 미세하게 여러 박막 층들을 쌓기 때문에 박막 층이 그전 50 nm 공정에 비해선 쉽게 무너질 수 있다. 따라서 하나의 박막 층은 다른 여러 박막들의 하중을 잘 견뎌야 할 것이다. 결과적으로 회로의 미세화에 따라 박막의 기계적 특성이 좋아야 될 것이다. 또 다른 문제는 너무 좁은 회로의 간격으로 인해 다른 회로에 영향을 미치는 크로스토크라는 전기적 문제이다. 크로스토크가 크다는 것은 회로간의 누설 전류가 크다는 것을 의미하며 그만큼 신호 전달 능력이 감소 한다는 것을 뜻한다. 크로스토크의 문제점을 해결하기 위해 회로 사이에 절연 막을 만들어 누설전류를 막아야 한다. 이러한 문제를 바탕으로 본 연구는 Zirconium nitride (ZrN) 박막이 이러한 문제점을 해결 할 수 있는 지연구해 보았다. 박막 제작 시 변화 요인은 질소유량 과 열처리 온도 이며 질소유량 변화는 2 sccm 과 8 sccm 두 경우로 하였다. 또한 열처리는 As-deposited state, $600^{\circ}C$ 와 $800^{\circ}C$로 열처리 하였다. 박막 증착은 RF magnetron sputtering을 이용하였으며 열처리는 질소 분위기에서 furnace를 이용하였다. 기계적 특성분석 결과 질소유량이 2 sccm 인 박막의 hardness는 as-deposited stste에서 18.8 GPa이고 $600^{\circ}C$에선 18.4 GPa로 거의 비슷하고 $800^{\circ}C$ 열처리한 경우는 15.4 GPa 으로 hardness가 감소하는 것을 알 수 있었다. 질소 유량을 8 sccm 흘려주며 증착한 박막의 경우는 as-deposited state, $600^{\circ}C$, $800^{\circ}C$에서의 hardness가 각각 17.5, 16.4, 21.1 GPa 으로 감소하다가 증가하는 경향을 보였다. 또한 zrN 박막의 전기적 특성인 누설 전류 밀도도 측정하였다. 결과적으로 본 연구는 ZrN 박막의 질소 유량 변화와 열처리에 따른 기계적, 전기적 특성변화를 확인 하였다.

• Proceedings of the Korean Vacuum Society Conference
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• 2014.02a
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• pp.301.2-301.2
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• 2014

집적회로의 밀도가 높이기 위해 단일 소자의 크기를 줄이는 과정에서 발생하는 소자의 성능 저하를 줄이기 위해 새로운 구조 및 구성 물질을 변경하는 연구가 활발하게 진행되고 있다. 기존의 평면 구조를 변형한 3차원 구조의 n-channel FinFet는 소자의 구성 물질을 바꾸지 않고도 쇼트 채널효과와 누설전류를 줄일 수 있다. 다양한 구조의 유전 물질을 응용한 n-channel FinFEET은 기존의 n-channel FinFET보다 소자의 크기를 줄일 수 있는 가능성을 제시하고 있다. FinFETs에 관한 많은 연구가 진행되어 왔지만, 유전체 물질을 이용한 n-channel FinFETs의 구조에 대한 연구는 매우 적다. 본 연구는 FinFET의fin channel 영역에 유전 물질을 삽입하여 그 영향을 분석한 연구이다. FinFET의 fin channel 영역에 유전 물질을 삽입하여 평면 구조의 MOSFET에서 fully depletion SOI 구조와 같은 동작을 하도록 만들었다. 유전 물질을 삽입한 FinFET 소자의 전기적 특성을 3차원 TCAD 시뮬레이션을 툴을 이용하여 계산하였다. 유전 물질을 삽입한 n-channel FinFET에서 전자 밀도와 측면 전계의 영향이 기존의 FinFET보다 좋은 특성을 확인하였다. 또한 유전물질을 삽입한 FinFETs은 subthershold swing, 누설전류, 소비전력을 줄여 주었다. 이러한 결과는 n-Channel FinFETs의 성능을 향상시키는데 많은 도움이 될 것이다.

• Proceedings of the Korean Vacuum Society Conference
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• 2015.08a
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• pp.213.2-213.2
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• 2015

모바일 기기의 성장세로 인해 낸드 플래시 메모리에 대한 수요가 급격히 증가하면서 높은 집적도의 소자에 대한 요구가 커지고 있다. 그러나 기존의 MOSFET 구조의 소자는 비례 축소에 의한 게이트 누설 전류, 셀간 간섭, 단 채널 효과 같은 여러 어려움에 직면해 있다. 특히 트윈 실리콘 나노 와이어 전계 효과 트랜지스터 (TSNWFETs)는 소자의 크기를 줄이기 쉬우며 게이트 비례 축소가 용이하여 차세대 메모리 소자로 각광받고 있다. 그러나 TSNWFETs의 공정 방법과 실험적인 전기적 특성에 대한 연구는 많이 이루어 졌지만, TSNWFETs의 전기적 특성에 대한 이론적인 연구는 많이 진행되지 않았다. 본 연구는 직경의 크기가 다른 나노 와이어를 사용한 TSNWFETs의 전기적 특성에 대해 이론적으로 계산하였다. TSNWFETs과 실리콘 나노 와이어를 사용하지 않은 전계 효과 트랜지스터(FET)를 3차원 시뮬레이션 툴을 이용하여 계산하였다. TSNWFETs와 FETs의 드레인 전류와 문턱전압 이하 기울기, 드레인에 유기된 장벽의 감소 값, 게이트에 유기된 드레인 누설 전류 값을 이용하여 전류-전압 특성을 계산하였다. 이론적인 결과를 분석하여 TSNWFETs의 스위칭 특성과 단 채널 효과를 최소화하는 특성 및 전류 밀도를 볼 수 있었으며, 나노 와이어의 직경이 감소하면 증가하는 드레인에 유기된 장벽의 감소를 볼 수 있었다.

• Proceedings of the International Microelectronics And Packaging Society Conference
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• 2002.05a
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• pp.142-147
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• 2002

폴리머/세라믹 복합체는 내장형 캐패시터(embedded capacitor)의 유전 재료로 많은 관심을 불러 일으키고 있다. 본 연구는 BaTiO$_3$분말의 크기와 함량이 에폭시/BaTiO$_3$복합체 캐패시터의 유전 상수와 누설전류에 미치는 영향에 대해 살펴보고 이에 대해 고찰하고자 하였다. BaTiO$_3$분말이 67vo1% 함유된 Epoxy/BaTiO$_3$composite 필름의 유전상수는 전반적으로 사용한 BaTiO$_3$분말의 크기가 커짐에 따라 증가하였다. 이것은 입자의 크기가 증가함에 따른 입자의 유전상수의 증가 때문이며 XRD 분석을 통해 입자의 크기가 증가함에 따라 tetragonality가 증가함을 확인하였다. 복합체 필름의 누설전류도 또한 사용한 입자의 크기가 커짐에 따라 증가하였으며 이는 분말의 크기가 증가함에 따라 단위길이 당 입자의 수가 감소하는 것으로, 단위 길이 당 입자의 수가 감소하여 전류의 흐름을 방해하는 입자/폴리머/입자 계면의 수가 감소하기 때문이다. 분말의 함량에 따른 유전상수는 unimodal과 bimodal의 경우 각각 73vo1%와 80vo1%에서 최대 값을 나타냈으며 그 이상에서는 감소하는 것이 관찰되었는데 이는 과량의 분말이 조밀 충전을 깨고 필름의 밀도를 낮추기 때문이었다. 누설전류의 경우 unimodal과 bimodal 각각에 대해 73vo1%와 80vo1%에서 급격한 증가를 관찰 할 수 있었으며 이는 percolation 현상의 발생에 의해 입자와 입자간에 접촉이 이루어져 BaTiO$_3$분말을 따라 전류가 잘 흐를 수 있는 conduction path가 형성 되기 때문이다.