• 한국자기학회:학술대회 개요집
• /
• 한국자기학회 2012년도 임시총회 및 하계학술연구발표회
• /
• pp.131-132
• /
• 2012

• 한국산학기술학회논문지
• /
• 제12권5호
• /
• pp.2291-2293
• /
• 2011

본 논문에서는 유연성 있는 신호처리 방법으로 디지털 로직을 컴퓨터 논리연산 명령으로 구성하여 외부에서의 입력신호에 대응하는 논리연산의 결과를 입출력 채널을 통해 외부로 출력해 줄 수 있는 드라이브에 관한 연구이다. 이는 Decoder IC Multiplexer & Demulti Plexer, 기본 로직 IC 등의 가상구현 및 BIT출력이 가능한 디지털 신호원으로서의 기능이 가능하며 일반 산업체에서 유용하게 사용될 수 있으리라 사료된다.

• 전기의세계
• /
• 제39권12호
• /
• pp.12-20
• /
• 1990

기존의 이진논리는 애매모호한 인간의 지식을 표현하는데 많은 여러움이 있었다. 컴퓨터의 사고를 보다 인간에 가깝게 하기 위해 0과 1의 이진논리가 아닌, 0과1 사이의 실수로 애매모호함을 표현하는 Zadeh의 퍼지집합이론이 제안되었다. 이를 기초로 하여, 실제로 여러 종류의 퍼지 연산들을 수행하는 퍼지프로세서들이 개발되었으며, 퍼지 컴퓨터를 실현시키기 위한 연구가 활발히 진행되고 있다. 본고에서는 퍼지논리에 기초하여 퍼지정보처리(Fuzzy Information Processing)을 수행하는 대표적인 하드웨어 시스템인 퍼지 컴퓨터와 퍼지 컨트롤러 (fuzzy controller)에 대해 알아보고 다단계 퍼지 추론을 수행하는 퍼지 메모리 모듈(fuzzy memory module)의 기본인 퍼지 플립플롭에 대해 알아보고자 한다.

• 한국전자통신학회논문지
• /
• 제12권1호
• /
• pp.189-194
• /
• 2017

양자논리회로의 가역성은 정보 가역적 및 에너지 가역적 회로라는 두 가지 가역 조건을 만족할 때 실현될 수 있다. 본 논문은 다치 양자논리 회로에서 원래상태로의 정보가역성 회복에 필요한 연산 사이클을 모델링하였다. 모델링을 위해 유니터리 스위치를 산술 멱승 스위치로 사용하는 함수 임베딩 방법을 사용하였다. 양자논리회로에서 수반게이트 쌍이 대칭이면 유니터리 스위치함수가 균형함수 특성을 보임으로써 원래상태의 정보 가역성 회복에 1 사이클 연산이 소요되었다. 반대로 비대칭 구조이면 상수 함수에 의해 2 사이클 연산이 소요되었다. 본 논문은 ternary M-S 게이트로 hybrid MCT 게이트를 실현할 경우의 비대칭 구조에 따른 2 사이클 복원 문제는 비대칭 구조의 수반게이트들을 대칭구조의 수반게이트로 등가 변환하여 해결할 수 있음을 밝혔다.

• 한국통신학회:학술대회논문집
• /
• 한국통신학회 1995년도 추계종합학술발표회 논문집
• /
• pp.1091-1094
• /
• 1995

• 대한전자공학회논문지SD
• /
• 제45권11호
• /
• pp.35-43
• /
• 2008

새로운 컨텍스트 기반 적응형 가변 길이 코드의 효율적인 병렬처리 기법을 개발하였다. 본 논문에서는 확장적인 병렬처리, 작은 면적, 저전력 설계를 위한 몇 가지 새로운 아이디어 제시한다. 첫 번째, 빠른 저전력 연산을 위해 메모리 방식 대신에 단순화된 논리 연산 방식으로 회로를 설계하였다. 두 번째, 효율적인 논리 연산을 위하여 코드 길이를 이용하여 코드들을 그룹지었다. 세 번째, M 비트까지의 입력은 고속 처리를 위하여 병렬 처리하였다 비교를 위해 M=8인 병렬 논리 연산 복호기와 대표적인 기존 방식의 복호기를 설계하여 비교하였다. 실험 결과, 제안한 기법은 고속 병렬처리가 가능하며 같은 복호 속도 (M=8일 때, 1.57codes/cycle) 에서는 기존 방식의 복호기보다 46% 작은 면적을 사용한다.

• 한국통신학회논문지
• /
• 제18권3호
• /
• pp.397-409
• /
• 1993

본 논문은 전류 모드 COMS 다치논리회로를 이용하여 CLA 방식에 의한 8비트 2진 병렬 가산기의 설계를 제안하였고, $5{\mu}m$의 표준 반도체 기술을 이용하여 시뮬레이션하였다. m치의 다치논리회로에 의한 CLA 방식의 가산기 설계시 필요한 발생캐리 $G_K$와 전달캐리 $P_K$의 검출조건을 유도하였고, 이를 4치에 적용하였다. 또한 4치 논리회로와 2진 논리회로의 결합에 의한 연산시 필요한 엔코더, 디코더, mod-4 가산회로, G_k및 P_k 검출회로, 전류-전압 변환회로를 CMOS로 설계하였다. 또한 시뮬레이션을 통해 각 회로의 동작을 검증하였으며, 다치회로의 장점을 이용한 2진 연산에 응용을 보여주었다. 순수한 2진 및 CCD-MVL에 의한 가산기와의 비교를 통해, 제안한 가산기는 1개의 LAC 발생기를 사용하여 1 level로 구성가능하며, 표준 CMOS 기술에 의한 4차 논리회로가 실현 가능하므로 다치논리회로의 유용성을 보였다.

• 한국방송∙미디어공학회:학술대회논문집
• /
• 한국방송공학회 2015년도 하계학술대회
• /
• pp.552-554
• /
• 2015

본 논문은 AVX2 (Advanced Vector eXtension 2) 명령어 집합을 이용하여 HEVC (High Efficiency Video Coding) 복호화기의 역-변환 모듈을 고속화하는 방법을 제안한다. AVX2 명령어 집합은 256 비트 레지스터를 사용하여 다수의 데이터를 한번의 명령을 통해 병렬적으로 연산할 수 있으며 반복적인 산술 연산 혹은 논리 연산 구조에서 효율적이다. 제안하는 방법은 AVX2 명령어 집합을 이용하여 $8{\times}8{\sim}32{\times}32$ 크기의 TU (Transform Unit) 단위로 수행되는 역-변환 연산을 행렬의 곱 형태로 연산하여 고속화하였다. 실험 결과 AVX2 명령어 집합을 이용한 역-변환 연산은 Chen 알고리즘에 비해 평균 51% 속도 향상을 보였으며 SSE (Streaming SIMD Extension) 명령어 집합을 이용한 연산에 비해 평균 20%의 속도 향상 결과를 얻을 수 있었다.

• 한국정보통신학회:학술대회논문집
• /
• 한국해양정보통신학회 2005년도 춘계종합학술대회
• /
• pp.880-883
• /
• 2005

본 논문에서는 유한체 GF(P)상의 순차논리머시인구성 방법의 한가지를 제안하였다. 제안한 순차논리머시인구성 방법은 먼저 GF(P)상에서의 순차논리머시인의 수학적 성질을 논의하였으며, 순차논리머시인 구성을 위하여 기본의 3가지 회로소자를 사용하여 선형제환시프트레지스터와 이에 대한 행렬표현에 대해 논의하였다. 그리고, 제안한 방법을 제산연산처리에 적용하였다.

• 한국통신학회논문지
• /
• 제38A권12호
• /
• pp.1079-1085
• /
• 2013

위성 트랜스폰더의 설계에 있어서 위성체의 제한된 전원자원으로 인해 연산 알고리즘의 최소화와 하드웨어 구현에 필요한 연산 및 논리 자원의 최소화가 필수적이다. 아울러 위성의 환경에 따라 다양한 대역폭에 대한 효율적 신호처리가 요구되는데 이러한 조건들은 SDR기반의 디지털 방식 구현에 적합하다. 본 논문에서는 SDR 기반의 위성 트랜스폰더 수신부에서 반송파와 레인징 및 Command 부밴드 신호에 대해 각각의 대역과 데이터율을 가변적으로 선택 할 수 있는 하향 표본화기를 제안하였다. 제안된 하향표본화기는 한 개의 하프밴드 필터로부터 재귀적 연산구조를 통해 다수의 임의의 $2^M$-하향 표본화된 신호를 얻을 수 있으며, 연산량 및 구현에 따르는 논리자원을 최소화 할 수 있다. 또한 재귀적 연산 하드웨어 구현을 위한 알고리즘과 함께 하향표본화에 따르는 대역평탄도 및 에일리어싱을 분석하고 이를 FPGA 실험을 통하여 동작 및 성능을 입증하였다.