• 한국광학회지
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• 제17권6호
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• pp.564-568
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• 2006

반도체 광증폭기에 기반을 둔 이득포화특성을 이용하여 XOR, AND, OR 논리 게이트를 동시에 구현하는 다기능 전광 논리소자를 설계하고 구현하였다. 상용화된 프로그램인 VPI Component $Maker^{TM}$을 사용하여 시뮬레이션을 수행하였고 10 Gbit/s의 입력 신호를 사용하여 XOR, AND, OR 논리동작을 동시에 구현하는 다기능 전광 논리소자를 구현하였다.

• 한국정보통신학회논문지
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• 제15권3호
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• pp.613-623
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• 2011

본 논문에서는 Perfect Shuffle에 의한 5치 논리 회로의 구성에 관한 한 가지 방법을 제시하였다. 먼저, Perfect Shuffle 기법과 Kronecker 곱에 의한 5치 논리함수의 입출력 상호연결에 대하여 논하였고, GF(5)의 가산회로와 승산회로를 이용하여 5치 Reed-Muller 전개식의 변환행렬과 역변환행렬을 실행하는 기본 셀을 설계하였다. 이 기본 셀들과 Perfect Shuffle과 Kronecker 곱에 의한 입출력 상호연결 방법을 이용하여 5치 Reed-Muller 전개식에 의한 5치 논리 회로를 구현하였다. 제시된 5치 Reed-Muller 전개식의 설계방법은 모듈구조를 기반으로 하여 행렬변환을 이용하므로 동일한 함수에 대하여 타 방법과 비교하여 간단하고 회로의 가산회로와 승산회로를 줄이는데 매우 효과적이다. 제안된 5치 논리회로의 설계방법은 회선경로 선택의 규칙성, 간단성, 배열의 모듈성과 병렬동작의 특징을 가진다.

• 한국인터넷방송통신학회논문지
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• 제14권4호
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• pp.219-225
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• 2014

본 논문에서는 디지털 논리회로의 스캔(scan) 방식에 기초한 효율적인 테스터블(testable) 스캔 셀(cell)을 제안하며 타이밍과 관련된 지연고장(delay fault)을 검출하기 위한 Mux-based 스캔 셀 설계와 테스트방식을 제안한다. 이로 인해 설계와 검증 시 소요되는 테스트 시간과 비용을 단축하고, LOC(Launch-off-Capture)와 LOS(Launch-off-Shift)방식의 지연고장 테스트 방안도 제안한다. 제안된 테스트방식은 스캔 입력에서 거리가 먼 마지막 스캔 셀까지의 전역 제어신호(global control signal)가 늦게 도달하는 문제점을 클럭(clock) 신호를 이용하여 동기화시킴으로써 보다 빠르게 구동시켜 고속의 테스트가 가능하다. 또한, 테스트 벡터 입력 시 대상회로의 논리 값 인가를 차단하여 테스트 벡터 입력동안의 스캔 전력소모를 효과적으로 줄이도록 한다. 스캔 셀 설계의 논리 동작과 타이밍 시뮬레이션을 통해 제안된 방식의 동작을 증명 한다.

• 대한전자공학회논문지SD
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• 제43권1호
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• pp.1-6
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• 2006

본 논문에서는 VTCMOS(Variable-Threshold CMOS) 기법을 이용하는 초저전압 구동 논리 회로의 누설 전류 억제를 위한 기판 전압 발생회로를 제안한다. 제안하는 기판 전압 발생회로는 VSS 발생회로와 VBB 발생회로로 구성되어 있다. VSS 발생회로는 네거티브 전압을 발생시켜 VBB 발생회로에 공급하며, nB 발생회로는 공급받은 네거티브 전압을 이용하여 또 다른 네거티브 전압을 발생시킨다. 제안하는 회로의 동작을 검증하기 위해서 0.18um 1Poly-6Metal CMOS 공정을 사용하여 회로를 구현하였으며, 측정 결과 -0.95V의 기판 전압을 얻을 수 있었다. 제안한 기판 전압 발생회로를 이용함으로써, 0.5V의 전원 전압에서 동작하는 논리 회로의 누설 전류 성분을 효과적으로 줄일 수 있다.

• 한국정보처리학회논문지
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• 제5권11호
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• pp.2980-2988
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• 1998

본 논문에서는 캐리 선택 방식과 캐리 우회 방식에 의거한 비동기 가산기의 설계에 대하여 기술한다. 이러한 기법을 사용함으로써 본 논문의 가산기는 기존의 리플 캐리 방식의 가산기에 비하여 보다 빠른 속도로 동작한다. 본 논문에서는 CMOS 도미노 논리를 사용하여 가산기를 설계하였으며 비동기 가산기의 동작 완료를 감지할 수 있는 회로를 트리 형태로 구현함으로써 동작 완료에 소요되는 시간을 줄일 수 있도록 하였다. 실험 결과에 의하면 제안된 가산기들은 평균적으로 리플 캐리 방식에 비하여 50 퍼센트 이상의 속도 개선을 기대할 수 있음을 알 수 있다.

• 한국컴퓨터산업학회논문지
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• 제2권9호
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• pp.1183-1190
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• 2001

본 논문에서는 아날로그의 비디오 신호를 디지털로 부호화하는데 기존과 다른 파이프라인 방식을 사용하도록 하였다. 부호화기의 전체 동작을 화소 클럭비에 따른 파이프라인 구조로 설계하여 각 하위 블록들의 동작 타이밍을 확보하여 시스템을 안정화시켰으며 고정된 계수와 곱셈의 경우 기존의 ROM 테이블 또는 곱셈기 방식을 사용하지 않고 쉬프트와 덧셈기 방식으로 설계함으로써 시스템의 복잡도를 줄이며 논리 게이트 수를 15%줄이는 효과를 보였다. 설계된 부호화기는 각각의 하위 블록으로 나누어 VHDL로 설계하였고, Max+plusII를 이용한 FPGA로 동작 확인을 하였다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2004년도 춘계학술발표대회
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• pp.157-160
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• 2004

본 논문은 미국 차세대 디지털 케이블 방송 표준 규격인 오픈케이블($OpenCable^{TM}$)의 수신제한 모듈인 CableCard의 Physical Layer를 SystemC의 TLM(Transaction Level Modeling)과 RTL(Register-Transfer Level) 모델링 기법으로 설계하였다. 본 논문에서 설계한 CableCard의 Physical Layer는 PCMCIA Interface, Command Inteface 그리고 MPEG-2 TS Interface 로 구성된다. CableCard가 전원이 인가될 때, 카드 초기화를 위하여 동작하는 PCMCIA 인터페이스는 16 비트 PC 카드 SRAM 타입으로 2MByte Memory와 100ns access time으로 동작할 수 있게 설계하였다. PCMCIA 카드 초기화 동작이 완료된 후, CableCard의 기능을 수행하기 위하여 두 개의 논리적 인터페이스가 정의되는데 하나는 MPEG-2 TS 인터페이스이고, 다른 하나는 호스트(셋톱박스)와 모듈 사이의 명령어들을 전달하는 명령어 인터페이스(Command Interface)이다. 명령어 인터페이스(Command Interface)는 셋톱박스의 CPU와 통신하기 위한 1KByte의 Data Channel과 OOB(Out-Of-Band) 통신을 위한 4KByte의 Extended Channel 로 구성되고, 최대 20Mbits/s까지 동작한다. 그리고 MPEG-2 TS는 100Mbits/s까지 동작을 수행할 수 있게 설계하였다. 설계한 코드를 실행한 후, Cadence사의 SimVision을 통해서 타이밍 시뮬레이션을 검증하였다.

• 인터넷정보학회논문지
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• 제16권4호
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• pp.61-70
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• 2015

본 논문에서는 디지털 논리회로의 개념학습을 위한 교육용 자바 애플릿을 설계방법을 제안하고 그에 대한 교육적인 유효성을 입증하기 위하여 학생 만족도 조사를 실시하였다. 제안된 교육용 자바 애플릿을 통하여 학습자들은 디지털 논리회로 실험과 관련된 개념과 원리, 가상실험장비, 그리고 가상 브레드 보드의 동작방법을 학습할 수 있다. 제안된 교육용 자바애플릿은 5개의 주요한 요소 즉, 디지털 논리회로의 동작에 대한 개념과 원리를 설명하는 원리학습실, 학습자들에게 웹기반 시뮬레이터를 제공하는 시뮬레이션 학습실, 오프라인 실험교육의 강의계획서에 대한 상호작용성이 있는 자바 애플릿을 제공하는 가상실험 학습실, 평가와 관리시스템으로 구성되어 있다. 모든 학습실은 학습효율의 극대화를 위하여 서로 유기적으로 결합되어 있다. 마지막으로 높은 학습에 대한 기준, 전체 실험시간의 단축, 실험장비의 손상율의 감소와 같은 긍정적인 결과를 얻었다.

• 대한전자공학회논문지SD
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• 제37권11호
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• pp.74-84
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• 2000

본 논문은 TMS320C30과 호환되는 DSP(Digital Signal Processor)를 설계하고 구현하는 과정을 다룬다. 구조 설계를 위하여 DSP의 파이프라인 사이클마다 일어나는 일을 정의하기 위한 CBS(Cycle Based Simulator)를 구현하였다. CBS는 특정 명령어가 수행되기 위한 기능블럭의 동작, 제어신호 값, 각종 레지스터 값, 메모리 값 내부 버스의 값들을 제공해 주기 때문에 VHDL 코딩시의 중요한 레퍼런스가 된다. 논리 설계는 VHDL을 사용하였다. 설계된 DSP 검증을 위하여 논리 시뮬레이션 및 하드우ㅔ어 에뮬레이션을 하였다. 설계된 DSP는 0.6${\mu}m$ CMOS 라이브러리를 이용하여 구현하였다. 칩 복잡도는 45만 게이트이며 칩 크기는 $9{\times}9mm^2$이고 동작 속도는 20 MIPS이다. 제작된 칩을 이용하여 114종 명령에서 109개의 명령어와 13종의 알고리즘을 수행시켜 정상적으로 동작하는 것을 확인하였다.

• 컴퓨터교육학회논문지
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• 제11권1호
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• pp.23-32
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• 2008

본 논문에서는 논리회로 실험용 장비 사용법 및 실험 내용에 대한 교육용 멀티미디어 콘텐츠로 구성된 논리회로 가상실험실이 실제 실험 교육에 끼치는 교육효과를 조사하였다. 대학 저학년의 공학 실험의 경우, 실험 회로 및 실험 장비 사용법에 대한 사전 이해가 절실히 요구된다. 그러나 기존의 전통적인 실험환경에서는 실험 장비 사용법 교육의 경우, 장비에 대한 접근성이 제한되어 있고, 짧은 실험시간 내에 다양한 기능을 설명하기에는 많은 제약이 있으며, 실험회로의 다양한 동작에 대한 경험은 실제 실험에서나 가능한 문제점이 있다. 본 논문에서 구현한 논리회로 가상실험실에서는 실제 실험 전에 실습자에게 실제 실험과 같은 환경을 제공하여 사전에 실험 준비를 할 수 있도록 한다. 가상실험실을 활용한 집단과 그렇지 않은 집단인 30명 단위의 두 실험 집단에 대해 가상실험실의 교육효과를 조사한 결과, 가상실험실을 활용한 집단이 한 학기 실험과정에서 평균 8.2% 정도의 실험시간 단축을 보였다.