• Journal of the Korean Institute of Telematics and Electronics
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• v.12 no.4
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• pp.1-6
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• 1975

본 논문은 Platen동작제어에 의한 한글델레타이프외 세가지 제어논리회로를 설계검토하였다. 일반적인 논리회로 구성방법에 의한 설계결과, 상태, 상태변이함수 그리고 출력함수외 순서로 설계한 Pulse mode의 제어회로가 가장 간단하였다. 이때 필요한 기억소자는 D Flip-Flop 2회 뿐이었다.

• Proceedings of the Korean Institute of Intelligent Systems Conference
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• 2002.12a
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• pp.502-505
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• 2002

본 논문은 다치(MVL:Multiple Valued Logic) 신경망의 BP(Backpropagation) 학습 알고리즘을 이용하여 패턴 인식에 이용하는 방법을 제안한다. MVL 신경망을 이용하여 패턴 인식에 이용함으로서, 네트워크에 필요한 시간 및 기억 공간을 최소화할 수 있고 환경 변화에 적응할 수 있는 가능성을 제시하였다. MVL 신경망은 다치 논리 함수를 기반으로 신경망을 구성하였으며, 입력은 리터럴 함수로 변환시키고, 출력은 MIN과 MAX 연산을 사용하여 구하였고, 학습을 하기 위해 다치 논리식의 편 미분을 사용하였다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.16 no.7
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• pp.1416-1427
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• 2012

This paper proposes a design technique of a survivable ship backbone network, which describes a near optimal configuration scheme of physical and logical topologies of which the survivable ship backbone network consists. We first analyze and present an efficient architecture of a survivable ship backbone network consisting of redundant links and ship devices with dual communication interfaces. Then, we present an integer linear programming-based configuration scheme of a physical topology with regard to the proposed ship backbone network architecture. Finally, we present a metaheuristic-based configuration scheme of a logical topology, underlying the physical topology.

• Communications of Mathematical Education
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• v.19 no.2 s.22
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• pp.327-344
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• 2005

솔리테르(solitaire) 중 간단한 게임인 자리바꾸기 문제에 대해 학습자로 하여금 다양한 해결방법을 산출 하도록 한 후, 그 과정에서 학생들의 수학적 창의성의 발현 과정을 추적해 본다. 제시한 문제 해결 과제에 대한 학습자들의 반응과 해답을 분석함으로써 수학적 창의성에서의 인지적 구성요소인 확산성, 유창성, 논리성, 유연성, 독창성과 정의적 구성요소에 해당하는 적극성, 독자성, 집중성, 정밀성 등이 어떻게 나타나고 있는가를 살펴본다. 또한 그렇게 함으로써 각 구성요소의 의미와 특성을 규명하고자 하며, 나아가 이들 구성요소를 판별할 수 있는 방안에 대한 기초 자료를 제공하고자 한다.

• Proceedings of the Korean Information Science Society Conference
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• 2001.10c
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• pp.472-474
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• 2001

VPN은 기존 공중망에서 물리적인 네트워크의 구성과 무관하게 터널링과 암호화를 통해 논리적으로 폐쇄된 사용자 그룹을 구성한다. 사용자 그룹별로는 암호화된 터널을 구성하여 독립적인 가상의 망을 연결하고, 이 터널들을 통해 데이터의 전송이 가능하므로, 인터넷을 마치 전용선처럼 이용하여 보다 저렴한 통신비용으로 인트라넷, 익스트라넷, 원격지 접속 등이 가능한 안전한 통신망을 구축할 수 있게 한다. 본 논문에서는 현재 널리 사용되고 있는 VPN의 대표적 기술 중의 하나인 터널링 기술의 특징을 개략적으로 살펴보고, 일본 기업들의 VPN 서비스 제공 사례들을 분석한 후, 통신사업자 관점에서 망 구성 방안과 차별화된 VPN 서비스를 위한 방안을 제시한다.

• Journal of KIISE:Software and Applications
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• v.35 no.6
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• pp.366-373
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• 2008

The web ontology language(OWL) has been used by ontology designers to construct ontology. In order to derive hidden information(concept subsumption, concept satisfiability and realization) of OWL ontology, a number of OWL reasoners have been introduced. But most reasoners simply report these information without process for any arbitrary entailment and unsatisfiable concept derived from a OWL ontologies. In this paper, we propose Minimum Expression Axiom Set(MEXS) detection and storing for debugging unsatisfiable concepts in ontology. In order to detect MEXS, we need to find axiom to cause inconsistency in ontology. Therefore, our work focused on two key aspects: given a inconsistency ontology, identifying the roots of axioms to occur unsatisfiable and derived axioms from among them; and extracting MEXS. Our results can be applicable to all application, which is at the basis of the description logic.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.38 no.1
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• pp.79-85
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• 2001

In this paper, we propose a new technology mapping algorithm for CPLD consider area under time constraint(TMFCPLD). This technology mapping algorithm detect feedbacks from boolean networks, then variables that have feedback are replaced to temporary variables. Creating the temporary variables transform sequential circuit to combinational circuit. The transformed circuits are represented to DAG. After traversing all nodes in DAG, the nodes that have output edges more than two are replicated and reconstructed to fanout free tree. This method is for reason to reduce area and improve total run time of circuits by TEMPLA proposed previously. Using time constraints and delay time of device, the number of graph partitionable multi-level is decided. Initial cost of each node are the number of OR-terms that it have. Among mappable clusters, clusters of which the number of multi-level is least is selected, and the graph is partitioned. Several nodes in partitioned clusters are merged by collapsing, and are fitted to the number of OR-terms in a given CLB by bin packing. Proposed algorithm have been applied to MCNC logic synthesis benchmark circuits, and have reduced the number of CLBs by 62.2% than those of DDMAP. And reduced the number of CLBs by 17.6% than those of TEMPLA, and reduced the number of CLBs by 4.7% than those of TMCPLD. This results will give much efficiency to technology mapping for CPLDs.

• Journal of the Korean Institute of Telematics and Electronics C
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• v.36C no.10
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• pp.17-28
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• 1999

In this paper, an ASIC emulation system called ACE (ASIC Emulator) is proposed. It can produce the prototype of target ASIC in a short time and verify the function of ASIC circuit immediately The ACE is consist of emulation software in which there are EDIF reader, library translator, technology mapper, circuit partitioner and LDF generator and emulation hardware including emulation board and logic analyzer. Technology mapping is consist of three steps such as circuit partitioning and extraction of logic function, minimization of logic function and grouping of logic function. During those procedures, the number of basic logic blocks and maximum levels are minimized by making the output to be assigned in a same block sharing product-terms and input variables as much as possible. Circuit partitioner obtain chip-level netlists satisfying some constraints on routing structure of emulation board as well as the architecture of FPGA chip. A new partitioning algorithm whose objective function is the minimization of the number of interconnections among FPGA chips and among group of FPGA chips is proposed. The routing structure of emulation board take the advantage of complete graph and partial crossbar structure in order to minimize the interconnection delay between FPGA chips regardless of circuit size. logic analyzer display the waveform of probing signal on PC monitor that is designated by user. In order to evaluate the performance of the proposed emulation system, video Quad-splitter, one of the commercial ASIC, is implemented on the emulation board. Experimental results show that it is operated in the real time of 14.3MHz and functioned perfectly.

• Proceedings of the Korea Water Resources Association Conference
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• 2005.05b
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• pp.1408-1412
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• 2005

본 연구에서는 퍼지논리제어의 적용을 통해 홍수시 저수지의 방류량을 결정하는데 있어, 예측유입량 자료에 내재된 불확실성을 고려할 수 있는 저수지 운영 모형을 구성하고자 하였다. 제어규칙은 전문가들의 의견을 반영해 규칙기반을 설정하는데 이러한 일반적인 방법의 단점을 보완하고자 전역 최적화 기법인 타부탐색을 이용하여 제어규칙을 자동적으로 설정해 퍼지-타부탐색 모형을 구성하였다. 모형의 적용 결과, 첨두방류량이 감소되어 홍수조절 율이 개선되었으며 총 방류량도 감소되어 결과적으로 치수효과가 증대될 수 있음을 확인하였다. 또한 홍수 후에 가용할 수 있는 수자원의 양이 증가되어 이수적 차원에서 향상된 결과를 나타내었다.

• ETRI Journal
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• v.13 no.2
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• pp.9-14
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• 1991

직병렬 승산기는 피승수와 승수중 어느 하나가 병렬로 입력되고 또다른 수는 직렬로 입력되는 구조를 가지며, 디지틀 신호처리, 온라인 응용, 특수 목적용 계산 시스팀 등에서 많이 이용되고 있다. 본 논문에서는 2 의 보수를 위한 직병렬 승산기의 논리구조를 제안한다. 제안한 2의 보수 직병렬 승산기는 효과적인 2의 보수 직병렬 승산 알고리즘에 의해서 모든 데이터 신호가 국부적 연결만으로 구성되며, 간단하고 모듈화된 하드웨어의 구성으로 쉽게 설계할 수 있다. 이 승산기는 무부호 승산과 마찬가지로 2n+1 사이클만을 필요로 하고, 각 사이클 시간은 무부호 직병렬 승산에 비해서 2의 보수 승산을 위한 XOR 게이트의 지연시간이 추가된 것뿐이다. 또한, 제안한 2의 보수 직병렬 승산기는 VLSI 구현에 매우 적합한 구조를 지닌다.