유비쿼터스 시대에 병원뿐만 아니라 가정과 요양 시설 내에서도 불규칙적이고 다양한 장소에서 발생하는 응급 환자는 신속한 처리가 이루어 져야 한다. 특히 노인 인구가 늘어나는 현${\cdot}$미래 시대에는 환자나 노인의 몸에 생체 신호 센서를 부착하여 환자의 상태를 실시간으로 모니터링 하여 환자나 노인의 몸에 이상이 생겼을 경우 실시간으로 대처하여 응급 환자에 대한 신속한 처리가 이루어지게 한다. 병원 내에서는 무선 네트워크 인프라를 최대한 이용하고 인프라를 보완하기 위해서는 근거리 무선 통신 프로토콜을 기반으로 하는 센서네트워크인 저 전력 지그비(ZigBee) 시스템을 활용한다. 전체적 시스템은 무선 통신망을 이용하고 심전도, 혈압, 혈당 그리고 체온 등의 바이오센서 모니터링을 위해 ZigBee(IEEE 802.15.4)를 이용하여 응급환자 및 노인 등의 이동시 생체신호를 모니터링 할 수 있게 한다. 본 논문에서는 환자 및 노인의 실시간 생체신호 전송 시스템을 구축하고 무선 센서 네트워크 구축 시 전송세션의 수와 노드 발생률에 따른 전송률 및 지연을 통해 그 효율성을 검증한다.
차세대 이동통신 시스템 규격으로서 3GPP LTE-Advanced (Third Generation Partnership Project Long Term Evolution-Advanced)는 급격하게 증가하는 무선 데이터 트래픽 요구를 해결하기 위해 펨토 셀 혹은 피코 셀과 같은 소형 기지국 및 단말과 단말 사이에 근거리 통신을 수행하는 D2D (Device-to-Device) 통신 방식을 도입하였다. 대형 기지국인 매크로 셀과 소형 기지국인 펨토 셀과 피코 셀 그리고 D2D 통신이 한 개의 셀 내에 혼재하면서 생기는 다양한 간섭 상황이 정리되었으며, 이를 해결하기 위해서 다양한 주제 범위에서 연구가 되었다. 따라서 본 논문에서는 이러한 HetNet (Heterogeneous Network)에서 매크로 셀과 타 기종 네트워크 사이의 간섭을 관리하고 주파수 효율성을 높일 수 있는 간섭회피 방법을 제시한다. 본 논문에서 고려하는 CCN (Cluster Coordinator Node)의 도움을 받는 셀간 간섭회피 방법은 하나의 MeNB (Macro enhanced Node-B)와 다수 소형 셀들이 공존하는 HetNet 환경에서 다수 소형 셀들을 하나의 CCN이 관리하는 구조를 고려한다. HetNet에서 셀간 간섭관리를 위한 구체적인 방법으로 본 논문에서는 CCN 영역 내에 사용자들의 간섭회피를 위한 자원할당 방법을 제안하고, 이들 성능을 시스템 레벨 모의시험을 통해 검증하였다.
오늘날 이동통신은 급증하는 데이터 수요에 대응하기 위해서 주로 속도 향상에 초점을 맞추어 발전해 왔다. 그리고 5G 시대가 시작되면서 IoT, V2X, 로봇, 인공지능, 증강 가상현실, 스마트시티 등을 비롯하여 다양한 서비스를 고객들에게 제공하기위한 노력들이 진행되고 있고 이는 우리의 삶의 터전과 산업 전반에 대한 환경을 바꿀 것으로 예상되고 되고 있다. 이러한 서비스를 제공하기위해서 고속 데이터 속도 외에도, 실시간 서비스를 위한 지연 감소 그리고 신뢰도 등이 매우 중요한데 5G에서는 최대 속도 20Gbps, 지연 1ms, 연결 기기 106/㎢를 제공함으로써 서비스 제공할 수 있는 기반을 마련하였다. 하지만 5G는 고주파 대역인 3.5Ghz, 28Ghz의 높은 주파수를 사용함으로써 높은 직진성의 빠른 속도를 제공할 수 있으나, 짧은 파장을 가지고 있어 도달할 수 있는 거리가 짧고, 회절 각도가 작아서 건물 등을 투과하지 못해 실내 이용에서 제약이 따른다. 따라서 기존의 통신망으로 이러한 제약을 벗어나기가 어렵고, 기반 구조인 중앙 집중식 SDN 또한 많은 노드와의 통신으로 인해 처리 능력에 과도한 부하가 발생하기 때문에 지연에 민감한 서비스 제공에 어려움이 있다. 그래서 자율 주행 중 긴급 상황이 발생할 경우 사용 가능한 지연 관련 트리 구조의 제어 기능이 필요하다. 이러한 시나리오에서 차량 내 정보를 처리하는 네트워크 아키텍처는 지연의 주요 변수이다. 일반적인 중앙 집중 구조의 SDN에서는 원하는 지연 수준을 충족하기가 어렵기 때문에 정보 처리를 위한 SDN의 최적 크기에 대한 연구가 이루어져야 한다. 그러므로 SDN이 일정 규모로 분리하여 새로운 형태의 망을 구성 해야하며 이러한 새로운 형태의 망 구조는 동적으로 변하는 트래픽에 효율적으로 대응하고 높은 품질의 유연성 있는 서비스를 제공할 수 있다. 이러한 SDN 구조 망에서 정보의 변경 주기, RTD(Round Trip Delay), SDN의 데이터 처리 시간은 지연과 매우 밀접한 상관관계를 가진다. 이 중 RDT는 속도는 충분하고 지연은 1ms 이하이기에 유의미한 영향을 주는 요인은 아니지만 정보 변경 주기와 SDN의 데이터 처리 시간은 지연에 크게 영향을 주는 요인이다. 특히, 5G의 다양한 응용분야 중에서 지연과 신뢰도가 가장 중요한 분야인 지능형 교통 시스템과 연계된 자율주행 환경의 응급상황에서는 정보 전송은 매우 짧은 시간 안에 전송 및 처리돼야 하는 상황이기때문에 지연이라는 요인이 매우 민감하게 작용하는 조건의 대표적인 사례라고 볼 수 있다. 본 논문에서는 자율 주행 시 응급상황에서 SDN 아키텍처를 연구하고, 정보 흐름(셀 반경, 차량의 속도 및 SDN의 데이터 처리 시간의 변화)에 따라 차량이 관련정보를 요청해야 할 셀 계층과의 상관관계에 대하여 시뮬레이션을 통하여 분석을 진행하였다.
최근 클라우드 컴퓨팅 환경에서 해양수치모델 실험을 수행하는 많은 연구가 활발하게 진행되고 있다. 클라우드 컴퓨팅 환경은 대규모 자원이 필요한 해양수치모델을 구현하는데 매우 효과적인 수단이 될 수 있다. 정보처리 기술의 발달로 클라우드 컴퓨팅 시스템은 가상화와 원격 고속 네트워크, 직접 메모리 액세스와 같은 수치모델의 병렬처리에 필요한 다양한 기술과 환경을 제공한다. 이러한 새로운 기능은 클라우드 컴퓨팅 시스템에서 해양수치모델링 실험을 용이하게 한다. 많은 과학자들과 엔지니어들은 해양수치모델 실험에 있어서 가까운 미래에 클라우드 컴퓨팅이 주류가 될 것으로 기대하고 있다. 해양수치모델링을 위한 클라우드 컴퓨팅의 처리성능 분석은 수치모델의 수행 시간과 리소스 활용량을 최소화하는 데 도움이 될 수 있으므로 최적의 시스템을 적용하는 데 필수적이다. 특히 모델 격자 내 다양한 변수들이 다차원 배열 구조로 되어 있기 때문에 대량의 입출력을 처리하는 해양수치모델의 구조는 캐시메모리의 효과가 크며, 대량의 자료가 이동하는 통신 특성으로 인해서 네트워크의 속도가 중요하다. 최근에 주요한 컴퓨팅환경으로 자리잡고 있는 클라우드 환경이 이러한 해양수치모델을 수행하기에 적합한지 실험을 통해서 검토할 필요가 있다. 본 연구에서는 상용 클라우드 시스템에서 해양수치모델로 대표적인 Regional Ocean Modeling System (ROMS)와 더불어 다른 해양모델의 클라우드 환경으로 전환에도 도움이 될 수 있게 병렬처리 시스템의 성능을 측정할 수 있는 표준 벤치마킹 소프트웨어 패키지인 High Performance Linpack을 활용하여 초당 부동소수점 연산횟수 처리능력과 및 STREAM 벤치마크를 활용하여 다중 노드들로 구성된 수치모델용 클러스터의 메모리처리성능을 평가하고 비교하였다. 이러한 평가내용은 클라우드 환경에서 해양수치모델을 어떻게 수행할 것인가에 대해 중요한 정보를 제공할 수 있다. 가상화 기반 상용 클라우드에서 얻은 실제 성능 자료와 구성 설정 분석을 통해 가상화 기반 클라우드 시스템에서 해양수치모델의 다양한 격자 크기에 대한 컴퓨터 리소스의 효율성을 평가했다. 본 연구를 통해서 캐시 계층과 용량이 큰 메모리를 사용하는 HPC 클러스터가 ROMS의 성능에 매우 중요하다는 것을 발견했다. 수치모델링의 실행 시간을 줄이기 위해 코어 수를 늘리는 것은 작은 격자 보다 큰 격자 모델에서 더 효과적이다. 이러한 처리 성능 분석 결과는 클라우드 컴퓨팅 시스템에서 해양수치모델을 효율적으로 구축하는 데 중요한 자료로 이용될 것이다.
본 논문에서는 two-carrier W-CDMA 응용과 같이 고해상도, 저전력 및 소면적을 동시에 요구하는 3G 통신 시스템 응용을 위한 13비트 100MS/s 0.13um CMOS ADC를 제안한다. 제안하는 ADC는 4단 파이프라인 구조를 사용하여 고해상도와 높은 신호처리속도와 함께 전력 소로 및 면적을 최적화하였다. 입력 단 SHA 회로에는 면적 효율성을 가지멸서 고속 고해상도로 동작하는 게이트-부트스트래핑 회로를 적용하여 1.0V의 낮은 전원 전압동작에서도 신호의 왜곡없이 Nyquist 대역 이상의 입력 신호를 샘플링할 수 있도록 하였다. 입력 단 SHA 및 MDAC에는 낮은 임피던스 기반의 캐스코드 주파수 보상 기법을 적용한 2단 증폭기 회로를 사용하여 Miller 주파수 보상 기법에 비해 더욱 적은 전력을 소모하면서도 요구되는 동작 속도 및 안정적인 출력 조건을 만족시키도록 하였으며, flash ADC에 사용된 래치의 경우 비교기의 입력 단으로 전달되는 킥-백 잡음을 줄이기 위해 입력 단과 출력 노드를 클록 버퍼로 분리한 래치 회로를 사용하였다. 한편, 제안하는 시제품 ADC에는 기존의 회로와는 달리 음의 론도 계수를 갖는 3개의 전류만을 사용하는 기준 전류 및 전압 발생기를 온-칩으로 집적하여 잡음을 최소화하면서 시스템 응용에 따라 선택적으로 다른 크기의 기준 전압 값을 외부에서 인가할 수 있도록 하였다. 제안하는 시제품 ADC는 0.13um 1P8M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 13비트 해상도에서 각각 최대 0.70LSB, 1.79LSB의 수준을 보이며, 동적 성능으로는 100MS/s의 동작 속도에서 각각 최대 64.5dB의 SNDR과 78.0dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $1.22mm^2$이며, 1.2V 전원 전압과 100MS/s의 동작 속도에서 42.0mW의 전력을 소모하여 0.31pJ/conv-step의 FOM을 갖는다.
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[게시일 2004년 10월 1일]
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