• 한국정보과학회:학술대회논문집
• /
• 한국정보과학회 2004년도 봄 학술발표논문집 Vol.31 No.1 (A)
• /
• pp.940-942
• /
• 2004

자바가상기계의 메모리 할당에서 서로 다른 크기의 메모리 할당과 해제는 힙 영역과 자바 스택 영역에 심각한 외부 단편화를 발생시킨다. 자바가상기계에서 외부 단편화는 가비지 콜렉션의 발생을 증가시키고 메모리를 할당하기 위한 메모리 접근이 증가되는 고비용의 동작이 발생하므로 소규모 메모리에서 동작하는 임베디드 자바가상기계에서 성능저하가 발생하게 된다. 본 논문에서는 임베디드 자바가상기계에서 외부 단편화를 최소화하고 메모리를 효율적으로 관리하기 위한 한 가지 방안으로 고정크기 메모리 할당 방법에 대한 연구이다. 고정크기 메모리 할당 기법은 자바가상기계의 힙 영역에 가장 큰 객체의 크기를 기준으로 할당하고 자바 스택 영역에 가장 큰 스택 프레임을 기준으로 할당하도록 하여, 힙 영역과 자바 스택 영역에 외부 단편화를 최소화하도록 하는 메모리 할당 정책이다. 고정 크기 메모리 할당은 내부 단편화에 따른 메모리 낭비가 발생될 수 있지만, 외부 단편화는 최소화되기 때문에 가비지 콜렉션 발생 횟수를 감소시킬 수 있으며, 회수된 메모리 공간을 재구성하는 고비용을 제거 할 수 있다. 또한 할당 해제된 영역들은 Free-List로 연결되어 메모리 할당을 위한 메모리 접근을 최소화시키는 장점을 가진다.

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 2008년도 제39회 하계학술대회
• /
• pp.1939-1940
• /
• 2008

1967년 Andrew J. Viterbi에 의해 처음 제안된 Viterbi 알고리즘은 길쌈부호(convolution code)의 대표적인 복호방법으로 현재 통신 기술 중에서 가장 많이 쓰이는 것 중에 하나이다. Viterbi decoder는 사용되는 시스템의 사양에 따라 에러 수정 능력이 다른데 통신 channel 상의 오류뿐만 아니라 Viterbi decoder내부에 있는 메모리에서 발생하는 오류도 Viterbi decoder의 에러 수정 능력에 영향을 준다. 본 논문에서는 일반적으로 많이 확인되었던 channel상의 오류와 함께 Viterbi decoder내부에 있는 메모리에서 오류가 발생했을 때 복.부호기의 사양에 따른 에러정정능력을 분석하였다.

• 한국전자거래학회지
• /
• 제8권2호
• /
• pp.33-48
• /
• 2003

이동통신과 인터넷 기술의 결합으로 탄생한 무선 인터넷은 휴대의 편리성을 제공하고 있으나 모바일 환경의 제약사항 때문에 대중적인 인터넷 서비스로는 발전하지 못하고 있다. 무선 환경의 제한 요소 중 협소한 메모리 공간으로 모바일 디바이스에서는 효율적인 자원 관리를 수행하지 못하는 단점을 가지고 있다 휴대성이 고려되어야 하는 하드웨어 특성상 충분한 메모리 용량을 확보하는 데에는 한계가 있으므로 향후에는 디바이스 내부의 저장 장치에서 외부의 영역까지 메모리 공간을 확장하여 데이터 처리가 수행될 수 있는 플랫폼 구조로 발전되어야 할 것이다. 본 논문에서는 모바일 디바이스의 내부에서 외부의 서버까지 메모리 공간을 런타임 액세스(Run-time Access)에 의해서 확장하여 데이터 활용을 가능하게 하고 디바이스 내부의 파일을 효율적으로 관리할 수 있는 모바일 에이전트를 제안하며 이를 실현하기 위한 자원 관리시스템(RMS: Resources Management System)을 설계하고 구현하였다. 제안된 RMS를 적용한 디바이스는 '모바일 공간확장'으로 확대된 프로세스 적용이 가능하며 내부 파일을 효과적으로 관리하여 최적의 메모리 공간을 유지하는 효과가 있다.

• 한국컴퓨터산업학회논문지
• /
• 제2권2호
• /
• pp.211-218
• /
• 2001

본 논문에서는 동영상 부호화기에서 프레임 메모리 인터페이스의 하드웨어 구현을 위해 기존의 DRAM이 아닌 SDRAM을 사용하여 효율적인 메모리 맵의 구조를 제안한다. 동일한 버스에서도 효과적인 메모리 맵과 내부 버퍼 크기를 줄여 하드웨어 복잡도을 개선하고 내부 로직을 간략화하여 면적을 최소화하였다. 기존의 시스템은 매크로 블록 단위로 메모리에 저장하고 다시 출력을 위해서 랜덤하게 저장되어 있는 데이터를 액세스하여 많은 시간을 소비한다. 따라서 데이터를 라인 단위로 저장 및 처리하므로 메모리의 엑세스 시간을 효과적으로 줄일 수 있는 방법을 제시하였다.

• 전기전자학회논문지
• /
• 제17권2호
• /
• pp.168-175
• /
• 2013

고속의 동작 주파수를 갖는 메모리 제어기를 설계하여 PCB에서 고속 메모리와 통신을 할 경우 연결선의 길이와 배치에 따라 데이터가 전달되는 시간이 달라진다. 따라서 메모리 제어기를 설계한 뒤 PCB 상에서 메모리와 연결하여 동작시킬 때마다 이러한 지연시간이 달라져 제어기의 입출력 회로를 다시 설계하거나 초기화시 내부 설정을 바꾸어 주어야 한다. 본 논문에서는 이러한 문제를 해결하기 위해 제어기 내부에 초기화 단계에서 메모리에 테스트 패턴을 쓰고 읽으며 지연시간을 측정하고 적응적으로 지연시간을 고려한 입출력 회로를 구성하는 학습 방법을 제안한다. 제안한 학습 방법에서는 테스트 패턴을 쓰고 최소 시간 단위로 데이터를 읽는 타이밍을 바꾸어 가며 차례로 읽기를 시도하여 테스트 패턴이 정확히 읽히는 타이밍을 기억하여 초기화가 끝난 뒤 정상 동작을 시작하였을 때 학습 결과를 반영하여 메모리 접근을 시도한다. 제안한 학습 방법을 이용하면 PCB에 새로운 시스템을 구성하여도 초기화시 지연시간을 새로 설정하므로 제어기와 메모리의 통신 지연 문제를 해결할 수 있다. 제안한 방식은 고속의 SRAM, DRAM, 플래시 메모리 등에 사용 가능하다.

• 한국정보처리학회:학술대회논문집
• /
• 한국정보처리학회 2010년도 추계학술발표대회
• /
• pp.1591-1594
• /
• 2010

NAND 플래시 메모리 기반의 Solid State Disk (SSD)의 내부에는 Flash Translation Layer (FTL)이라는 소프트웨어가 사용되고 있다. FTL은 파일 시스템으로부터 요청되는 논리 주소를 플래시 메모리의 물리 주소로 변환하며 이를 위하여 사상 테이블을 사용한다. 사상 테이블의 빠른 접근을 위하여 사상 테이블은 SSD 내부의 RAM에 유지하는데 SSD의 용량이 커지게 되면 사상 테이블로 인해 요구되는 RAM의 크기도 커지는 문제점이 있다. 본 논문에서는 FTL의 사상 테이블을 페이지 단위로 나누어 필요할 때마다 RAM에 적재하는 다단계 사상 테이블 기법을 연구하였다.

• 전기의세계
• /
• 제46권2호
• /
• pp.13-22
• /
• 1997

최근 메모리 산업의 침체로 인하여 비메모리 분야의 관심이 높아지고 있다. 비메모리 분야 하면 주로 ASIC(Application Specific IC)이 떠오르지만, 대부분이 소량 다품종의 디지탈 시스템이기 때문에 사업이 쉽지 않다. 새로이 개발되어 각광을 받고 있는 전력 MOS, IGBT, MCT 등은 작은 패턴의 셀이 칩 내부에서 병렬 연결되어 있기 때문에 메모리 제조공정과 유사하다. 전력반도체 기술을 선도하고 있는 일본, 미국, 유럽의 기업체도 국내의 메모리 생산기술이 세계적인 수준이라고 찬사를 보내고 있다. 따라서 메모리 기억용량이 증가하면 새로운 생산공정이 구축되고, 이때 밀려나게 된 장비를 전력소자 제작에 사용할 수 있다면, 감가 상각된 장비의 재활용을 통한 원가절감 등 여러가지 면에서 도움이 될 수 있으리라 사료된다.

• 전기전자학회논문지
• /
• 제25권1호
• /
• pp.180-192
• /
• 2021

이미지 인식 및 패턴 감지를 위해 널리 사용되는 알고리즘 중 하나는 convolution neural network(CNN)이다. CNN에서 대부분의 연산량을 차지하는 convolution 연산을 효율적으로 처리하기 위해 외부 하드웨어 가속기를 사용하여 CNN 어플리케이션의 성능을 향상 시킬 수 있다. 이러한 하드웨어 가속기를 사용함에 있어서 CNN은 막대한 연산량을 처리하기 위해 오프칩 DRAM에서 가속기 내부의 메모리로 데이터를 갖고 와야 한다. 즉 오프칩 DRAM과 가속기 내부의 온칩 메모리 혹은 글로벌 버퍼 사이의 데이터 통신이 CNN 어플리케이션의 성능에 큰 영향을 끼친다. 본 논문에서는 CNN 가속기 내의 온칩 메모리 혹은 글로벌 버퍼의 크기에 따른 주메모리 혹은 DRAM으로의 접근 횟수를 추산할 수 있는 시뮬레이터를 개발하였다. CNN 아키텍처 중 하나인 AlexNet에서, CNN 가속기 내부의 글로벌 버퍼의 크기를 증가시키면서 시뮬레이션 했을 때, 글로벌 버퍼 크기가 100kB 이상인 경우가 100kB 미만인 경우보다 가속기 내부와 오프칩 DRAM 간의 접근 횟수가 0.8배 낮은 것을 확인 했다.

• 디지털콘텐츠학회 논문지
• /
• 제16권4호
• /
• pp.535-543
• /
• 2015

현재 NAND 플래시 메모리기반 저장장치는 NAND 플래시 메모리의 단점을 감추고 장점을 극대화해 나가며 그 활용 영역을 지속적으로 넓혀왔다. 특히, 이러한 저장장치는 NAND 플래시 메모리의 고유한 특성인 "쓰기 전 지우기" 특성을 감추기 위하여 내부적으로 플래시 변환 계층(Flash Translation Layer)이라 불리는 소프트웨어 계층을 포함하고 있다. 플래시 변환 계층은 호스트로부터 요청된 데이터를 관리하기 위한 메타데이터를 포함하며, 메타데이터는 호스트의 요청들을 처리하기 위해 자주 접근되는 데이터이므로 내부 메모리에 저장되어 관리된다. 따라서 메모리에 저장된 메타데이터는 전원손실이 발생하게 되는 경우 모두 소멸되므로, 메타데이터를 주기적으로 저장하고 초기화 과정을 통해 메타데이터를 메모리에 적재할 수 있는 메타데이터 관리 정책이 필요하다. 따라서 우리는 메타데이터 관리의 핵심 요구사항을 모두 만족하면서 효율적으로 동작하는 메타데이터 관리 정책을 제안하며, 실험을 통해 제안하는 기법의 효율성을 증명하였다.

• 스마트미디어저널
• /
• 제4권4호
• /
• pp.56-63
• /
• 2015

최신 GPU는 프로세서 내부에 포함된 다수의 코어를 활용하여 높은 병렬처리가 가능하다. GPU의 높은 병렬성을 활용하는 기법 중 하나인 GPGPU 구조는 GPU에서 대부분의 CPU의 작업을 처리가 가능하게 해주며, GPU의 높은 병렬성과 하드웨어자원을 효과적으로 활용할 수 있다. 본 논문에서는 다양한 벤치마크 프로그램을 활용하여 CTA(Cooperative Thread Array) 할당 개수 변화에 따른 메모리 효율성과 성능을 분석하고자 한다. 실험결과, CTA 할당 개수 증가에 따라 다수의 벤치마크 프로그램에서 성능이 향상되었지만, 일부 벤치마크 프로그램에서는 CTA 할당 개수 증가에 따른 성능 향상이 발생하지 않았다. 이러한 이유로는 벤치마크 프로그램에서 생성된 CTA 개수가 적거나 동시에 수행할 수 있는 CTA 개수가 정해져 있기 때문으로 판단된다. 또한, 각 벤치마크 프로그램별로 메모리 채널 정체에 따른 메모리 스톨, 내부연결망 정체에 따른 메모리 스톨, 파이프라인의 메모리 단계에서 발생하는 스톨을 분석하여 성능과의 연관성을 파악하였다. 본 연구의 분석결과는 GPGPU 구조의 병렬성 및 메모리 효율성 향상을 위한 연구에 대한 정보로 활용될 것으로 기대된다.