• Proceedings of the KIEE Conference
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• 대한전기학회 2009년도 제40회 하계학술대회
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• pp.2089_2090
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• 2009

본 논문은 한전에서 사용되는 25.8kV 가스 절연 부하개폐기(이하 개폐기)에 대해 장기과통전시험, 부하전류 개폐 및 접점마모시험, 가스 기밀재 가속열화시험을 통해 신뢰성을 평가하였다. 국내 개폐기의 신뢰성 및 수명에 대한 척도를 평가한 결과, 모든 시료가 $B_{10}$ 수명 20년 이상을 보증할 수 있는 것으로 나타났다.

• Proceedings of the KIEE Conference
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• 대한전기학회 2009년도 제40회 하계학술대회
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• pp.2124_2125
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• 2009

본 논문은 COS 활선 교체 작업시 발생할 수 있는 전기적인 위험성에 대한 연구를 수행한 것으로 현장특성을 최대한 고려하여 시험하였다. 시험결과, 일반적으로 절연체로 생각되는 COS 애관 및 결합애자에서도 전위가 유도됨을 확인하였으며, 활선작업 시 발생할 수 있는 감전에 대한 경로분석 및 인체에 대한 영향을 검토하였다.

• Proceedings of the KIEE Conference
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• 대한전기학회 2008년도 춘계학술대회 논문집 전기설비전문위원
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• pp.197-199
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• 2008

전연전선을 핀애자에 고정하기 위해 피복바인드선을 사용하고 있는데, 오손지역에서 전선피복과 바인드 사이에서 트래킹으로 인하여 단선고장이 간혹 발생하고 있다. 과거 간접 활선시 사용하던 핫스틱(Hot-stick) 공법에 필요한 바인드 고리의 불필요성이 검토되었고 이러한 고리가 바인드선 내 순환전류를 제공하여 주울열에 의해 전선의 피복에 손상이 발생한다는 의견이 제기되었다. 본 논문에서는 절연전선의 바인드 끝단 형태를 변경하여 전선피복에 대한 침식 영향을 평가하였다.

• Proceedings of the KIEE Conference
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• 대한전기학회 2008년도 춘계학술대회 논문집 전기설비전문위원
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• pp.16-18
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• 2008

연약지반에 시공된 콘크리트전주가 풍하중에 의해 받는 웅력-변형 특성을 파악하기 위해 전주 매설깊이, 버팀대의 위치 및 수량 등을 변수로 하중 파괴 시험을 실시한 결과, 전주가 깊이 묻혀질수록 재하하중에 따른 수평변위는 감소하였고 전주의 버팀대는 2개일 경우 가장 안정되는 것으로 조사되었다.

• Proceedings of the KIEE Conference
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• 대한전기학회 2006년도 제37회 하계학술대회 논문집 A
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• pp.482-483
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• 2006

배전급 가스절연개폐기(이하 개폐기)에서 발생하는 고장을 예방하기 위해서는 개폐기 내부에서 발생하는 부분방전 신호로부터 방전의 원인을 추정하는 것이 중요하다. 본 논문에서는 개폐기 내부의 결함을 다양하게 모의하여 방전원에 대한 신호 패턴을 분류하고 방전 원인별로 특성을 분석하였다.

• Journal of Plant Biology
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• 제32권4호
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• pp.313-322
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• 1989

A system was established for induction of multi-shoots and plant regeneration from mesophyll protoplasts of alfalfa, Medicago sativa L. cv. Vernal. Different hormonal effects were tested at each step of protoplast culture, i.e. cell division in modified Kao's liquid medium (K566-7). calli formation on SH semi solid medium, and multi-shoot regeneration from calli on SHa and SHb solid media. Frequency of multi-shoots and plant regeneration was affected by various combinations of phytohormones in final step. The evaluation of multi-shoots induction systems via protoplast culture was discused.

• Proceedings of the IEEK Conference
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• 대한전자공학회 2002년도 하계종합학술대회 논문집(2)
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• pp.69-72
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• 2002

This paper proposed a new charge-shared switching MDAC for a pipelined A/D converter The proposed architecture accomplishes the same function of a conventional multiplying-digital-to-analog converter (MDAC). By adopting the proposed scheme, about 40% of the total capacitances could be reduced and the speed of the MDAC increases. The performance of the charge-shared switching MDAC has been Proved by HSPICE simulations.

• Proceedings of the IEEK Conference
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• 대한전자공학회 2002년도 하계종합학술대회 논문집(2)
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• pp.149-152
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• 2002

The performance of a 1-bit DAC depends on that of the analog circuits. The mixed SC-CT (switched capacitor-continuous time) architecture is an effective design methodology for the analog circuits. This paper Proposes a new buffer scheme for the 1-bit digital-to-analog subconverter and a new SF-DSC(smoothing filter and differential-to-sig le converter) which performs both the smoothing filter and the differential-to-single convertor simultaneously.

• Proceedings of the IEEK Conference
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• 대한전자공학회 2002년도 하계종합학술대회 논문집(2)
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• pp.169-172
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• 2002

A protection integrated circuit which enables the stable operation of the rechargeable battery should be designed with a low-power architecture because it consumes the power of the battery. This paper proposed a low-power scheme especially when the several series-connected batteries are provided. By adopting a time sharing control of the batteries, the chip size and power consumption could be reduced.

• Proceedings of the IEEK Conference
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.963-966
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• 2003

This paper proposes a new locking algorithm of the delay locked loop (DLL) which reduces the lock-acquisition time and eliminates false locking problem to enlarge the operating frequency range. The proposed DLL uses the modified phase frequency detector (MPFD) and the modified charge pump (MCP) to avoid the false locking problem. Adopting a new lock detector that measures delay between elects helps the fast lock-acquisition time greatly. The idea has been confirmed by HSPICE simulations in a 0.35-${\mu}{\textrm}{m}$ CMOS process.