ITU-T VCEG 과 ISO/IEC MPEG 이 공동으로 구성한 JCT-VC (Joint Collaborative Team on Video Coding)이 표준화를 진행 중인 HEVC (High Efficiency Video Coding)은 H.264/AVC 대비 약 2 배의 압축효율을 갖는다. 하지만, 계층적 구조를 갖는 가변크기 블록의 사용과 재귀적 부호화 구조에 따른 인코더의 복잡도 증가는 개선해야 할 문제점으로 지적되고 있다. 본 논문에서는 현재 표준화가 진행 중인 HEVC 인코더의 실시간 구현을 위한 SIMD 명령어를 이용한 data-level 병렬화 기법, CPU 및 GPU 를 이용한 multi-threading 기법과 같은 다양한 병렬화 기법을 소개한다. 또한, 이러한 병렬화 기법들을 HEVC 인코더에 적용하기 위해 적합한 연산 및 기능 모듈에 대하여 소개한다. 본 연구를 통하여 HM (HEVC reference model)에 적용한 결과 $832{\times}480$ 영상의 경우 20-30fps 의 부호화 속도를 나타냈으며, $1920{\times}1080$ 영상의 경우 5-10fps 의 부호화 속도를 나타내었다.
본 연구에서는 이동 및 휴대환경에서 건강정보를 측정하고 이를 표준화된 부호화 방법으로 저장 및 전송하기 위한 모바일 모니터링 시스템을 개발한다. 제한한 시스템은 블루투스 통신기능을 갖는 건강정보측정 시스템, 측정된 건강정보를 상호호환성을 유지하도록 표준화 된 부호화 방법으로 부호화하기 위한 부호화기, 그리고 부호화된 정보를 저장 및 전송하기 위한 모바일 시스템부로 구성되어 있다. 측정시스템에서는 블루투스 모듈을 탑재한 심전계로부터 심전도를 측정하였으며, 측정된 신호를 모니터링을 하면서 전송이 가능하도록 일정 길이로 블록화하여 국제표준으로 사용하고 있는 MFER규격으로 부호화 하여 저장함으로서, 다른 의료정보 시스템과의 호환성을 제공하고 있다. 제한한 시스템은 모바일환경에서 구현되어 유용하게 사용될 수 있음을 보인다.
본 논문에서는 차세대 통신 플랫폼을 위한 PCI Express의 전송계층과 데이터 연결계층의 모든 기능을 지원하는 PCI Express 컨트롤러를 설계하였다. 설계되어진 컨트롤러는 재전송 매커니즘을 효과적으로 지원하기 위해 제안되어진 송신버퍼 구조를 가지고 있다. 이 버퍼 구조는 전송 버퍼와 재전송 버퍼를 한 개의 버퍼로 통합하여 재전송 버퍼의 공간을 유동적으로 할당할 수 있는 방법이다. 또한 설계되어진 컨트롤러의 송신단 전송계층은 제안되어진 버퍼 구조 효과적으로 지원하도록 설계되어 졌다. 설계 되어진 컨트롤러의 각 블록을 효과적으로 관리하기 위해 80C51 마이크로프로세서를 내장하여 PCI Express 프로토콜을 제공하는 프로그램을 코딩하여 포팅하였다. 또한 설계되어진 컨트롤러의 검증을 위해, Host Bridge, 로컬 마스터 디바이스, 로컬 슬레이브 디바이스를 버스 동작 모델로 구성된 테스트 벤치도 제안하였다. 또한 실제 PCI Express 프로토콜 상에서 발생할 수 있는 모든 경우를 발생 하도록 하기 위해, 각 버스 동작 모델을 위한 어셈블러 명령어들을 정의 하였다.
교환 시스템이 고장과 장애를 일으키면 서비스에 치명적인 영향을 미치게 된다. 다시 말해서 시스템을 제어하는 교환 소프트웨어의 역할은 매우 중요하다. 그렇기 때문에 정량적인 소프트웨어의 품질 평가 방법은 더욱 중요하다. 본 논문에서는 기능 블록으로 구성된 교환 소프트웨어를 시험하여 얻어진 각종 고장 데이터를 수집, 분석하고 이를 이용하여 각 버전별, 개발 전과정에 대한 소프트웨어 신뢰도를 평가해보고, 기타 고려할 사항에 대해 논한다. 대표적인 2개의 신뢰도 모형(G-O model, S-Shaped model)을 선택하여 소프트웨어 신뢰도를 비교해 보고 품질 향상을 위한 제반 활동과 소프트웨어 개발 프로젝트에 맞는 소프트웨어 신뢰도 모형을 제시하였다.
정보통신 환경의 급변과 더불어 정보 사회의 기반이 되는 네트워크도 다양한 기술의 발전과 더불어 기존의 고정된 형태에서 벗어나 대용량의 다양한 데이터를 유연하게 전송할 수 있는 능동 가변형으로 진화하고 있다. 더불어 다양한 사용자들의 요구사항을 반영하기 위해 차세대 전달망은 DWDM 전송 시스템과 OXC 로 재구성이 쉬운 동적인 망을 형성하고, 이후에 ROADM/PXC를 기반으로 하는 동적으로 망을 관리하고 제어할 수 있는 GMPLS 기술을 도입하여 망을 운용하는 형태로 발전하고 있다. 본 논문에서는 이러한 차세대 네트워크에서 경로계산을 위해 IETF 제안한 Path Computation Element (PCE) 프로토콜을 구현하기 위한 전체 S/W 구성 및 기능 블록들을 제안하였고, 상위 계층에서 PCE 프로토콜을 사용할 때 필요한 API를 제안하였다.
본 연구는 도체주변에 감겨진 광섬유 코일에 따라 선형편광축이 자기장에 의해 회전하는 Faraday Effect를 이용한 GIS(Gas Insulated Switchgear,이하 GIS) 용 광 전류센서의 구성과 DAQ(Data Acquisition,이하 DAQ)보드를 장착한 PC를 이용하여 실시간 데이터 취득, 분석 그리고 저장을 동시에 수행하였다 광원은 1310[nm]의 레이저 다이오드를 이용하였다. 센서부는 GIS에 맞게 원형으로 제작하였고 $9/125[{\mu}m]$규격 단일모드의 일반 통신용 광섬유를 지름 31[cm]의 센서부 코어에 20[회] 감아 설치하였다. PC기반의 실시간 데이터 분석 프로그래밍은 NI사의 Labview를 이용하여 코딩하였으며 PD(Photo Diode,이하 PD)의 전기적인 신호는 터미널 블록을 거쳐 NI사의 16bit DAQ M시리즈를 이용하여 수집되어진다. 직접 코딩한 프로그램을 이용하여 $700A\sim1400A$ 측정한 출력값 선형적인 증가추세를 보여주었다. 또한 OCS(Oscilloscope,이하 OCS)를 이용한 측정시스템과의 출력신호 및 정밀도를 비교 검토하였다. 그리고 Labview에서 지원하는 Web Tool기능을 이용하여 Web기반의 원거리 측정에서도 안정된 출력을 보여주었다.
본 논문은 CP(Cyclic Prefix)를 사용한 SC-FDE(Single Carrier with Frequency Domain Equalization) 기반의 전송 방식에 대해 기술하였다. SC-FBE 방식은 OFDM(Orthogonal Frequency Division Multiplexing)과 기능 구성이 유사하며, OFDM과 유사하게 주파수 영역에서 블록 단위로 효율적인 등화 수행이 가능하다. 특별히 단일 반송파 방식은 OFDM에 비해 비선형 왜곡에 상대적으로 덜 민감한 장점을 가지고 있다. 본 논문에서는 결정 지향 방식의 SC-FDE 수신부를 설계하고, 시뮬레이션을 통해 성능 결과를 제시하였다.
발전소 유닛마스터제어(UMC)용 시뮬레이터는 국내 및 해외에서 운전원 훈련 목적으로 개발되어 왔다. 일반적으로 UMC 시뮬레이터는 발전소 건설 마지막에 구축되는데, UMC 로직은 발전설비 내에 있는 많은 신호들 간의 간섭사항들을 사전에 확인하기 위해 시뮬레이션이 필수적으로 필요하지만 공정 일정 차이로 인하여 플랜트 로직 설계자나 시운전 엔지니어들이 UMC 로직을 시뮬레이션 하기는 쉽지 않다. 이러한 배경으로 본 논문에서는 발전소 로직 설계자와 운전원들이 매틀랩에서 제공하는 시뮬링크 환경에서 손쉽게 구현할 수 있는 시뮬레이션 방법을 제안한다. UMC의 핵심기능이 수학적 분석과 기능 블록 조합이 기본으로 구성된 독특한 시뮬레이션 알고리즘을 통해 구현된다. 또한, 로직 내 설비 목표값 제어를 위해 정수기반 구성도가 제안된다. 이러한 시뮬레이션 기법들을 통해 부하 분배, 상 하한치 제한, 주파수 보상 등의 기능들이 시뮬링크 내에서 성공적으로 구현될 수 있음을 보이고, 결과적으로 우리는 UMC 로직을 플랜트 시뮬레이터 없이도 시뮬링크에서 구현할 수 있음을 보인다. 본 논문에서 제시한 다양한 시뮬레이션 기법들은 발전소 건설 기간 중 플랜트 로직 설계자 또는 시운전 엔지니어들을 위한 시뮬링크 기반의 시뮬레이션 설계 관련한 양질의 정보를 제공할 수 있을 것으로 사료된다.
본 논문에서는 교육적 활용과 어플리케이션 개발에 응용 가능한 SoC 플랫폼을 제안한다. 플랫폼 하드웨어는 OpenRISC 프로세서, 범용 입출력장치, 범용 직렬 인터페이스, 디버그 인터페이스, VGA/LCD 제어기 등의 주변장치와 온 칩 SRAM 및 WISHBONE 인터커넥터로 구성되며 전체 합성 가능하도록 설계 되었다. 모든 하드웨어 구조는 재구성 가능하여 매우 유연한 구조로 되어있다. 또한 개발된 SoC 플랫폼의 하드웨어/소프트웨어 디버깅과 플랫폼 상에서 구현될 소프트웨어 개발을 위해 컴파일러, 어셈블러, 디버거, 운영체제 등의 SW 개발환경이 구현 및 검증되었다. 설계된 IP와 SoC는 Verilog HDL로 기술된 테스트벤치를 이용한 모듈 수준 기능검증, 최상위 블록 수준 기능검증, ISS를 이용한 구조적, 명령어 수준 검증, FPGA 프로토타입을 이용한 시스템 수준 에뮬레이션 방법을 통해 검증되었다. 검증된 플랫폼을 이용한 멀티미디어 SoC를 Magnachip 0.18 um CMOS 라이브러리를 이용하여 ASIC으로 구현하여 91MHz의 클록 주파수에서 동작을 확인하였다.
상단부 시험장비(이하: UTE)는 KSLV-I 2단과 UMB 인터페이스를 통해 2단에 탑재된 전기/전자 서브시스템에 외부전원을 공급하고 Discrete/Analog/Serial 명령 출력 및 데이터 수신 등의 기능을 구현한 시스템으로 KSLV-I 상단부 시스템의 시스템 레벨 기능시험 수행이 주목적이라 할 수 있는 시스템이다. UTE는 PXI 제어시스템 및 전원공급기, 터미널 블록, 커넥터 패널, 내부 하니스 등의 H/W와 사용자 event에 따른 Discrete/Analog I/O 제어, PDU RS-422 통신제어, 전원공급장치 GPIB 제어 및 UTE 원격제어와 같은 S/W로 구성된다. 본 논문에서는 KSLV-I 상단부 UTE의 설계 및 개발에 관해 기술한다.
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[게시일 2004년 10월 1일]
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