• Proceedings of the Materials Research Society of Korea Conference
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• 2012.05a
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• pp.84-84
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• 2012

소자가 고집적화 됨에 따라, 비저항이 낮고 electro migration (EM), Stress Migration (SM) 특성이 우수한 구리(Cu)를 배선재료로서 사용하고 있다. 그러나, 구리는 Si과 $SiO_2$의 내부로 확산이 빠르게 일어나, Si 소자 내부에 deep donor level을 형성하고, 누설 전류를 증가시키는 등 소자의 성능을 저하시킬 수 있는 문제점을 가지고 있다. 그러나, electroplating 을 이용하여 증착한 Cu 박막은 일반적으로 확산 방지막으로 쓰이는 TiN, TaN, 등의 물질과의 접착 (adhesion) 특성이 나쁘다. 따라서, Cu CMP 에서 증착된 Cu 박막의 벗겨지거나(peeling), EM or SM 저항성 저하 등의 배선에서의 reliability 문제를 야기하게된다. 따라서 Cu 와 접착 특성이 좋은 새로운 확산방지막 또는 adhesion layer의 필요성이 대두되고 있다. 본 연구에서는 이러한 Cu 배선에서의 접착성 문제를 해결하고자 Metal organic chemical vapor deposition (MOCVD)을 이용하여 제조한 코발트(Co) 박막을 $Cu/TaN_x$ 사이의 접착력 개선을 위한 adhesion layer로 적용하려는 시도를 하였다. Co는 비저항이 낮고, Cu 와 adhesion이 좋으며, Cu direct electroplating 이 가능하다는 장점을 가지고 있다. 하지만, 수소 분위기에서 $C_{12}H_{10}O_6(Co)_2$ (dicobalt hexacarbonyl tert-butylacetylene, CCTBA) 전구체에 의한 MOCVD Co 박막의 경우 탄소, 산소와 같은 불순물이 다량 함유되어 있어, 비저항, surface roughness 가 높아지게 된다. 따라서 구리 전착 초기에 구리의 핵 생성(nucleation)을 저해하고 핵 생성 후에도 응집(agglomeration)이 발생하여 연속적이고 얇은 구리막 형성을 방해한다. 이를 해결하기 위해, MOCVD Co 박막 증착 시 수소 반응 가스에 암모니아를 추가로 주입하여, 수소/암모니아의 분압을 1:1, 1:6, 1:10으로 변화시켜 $Co/TaN_x$ 박막의 특성을 비교 분석하였다. 각각의 수소/암모니아 분압에 따른 $Co/TaN_x$ 박막을 TEM (Transmission electron microscopy), XRD (X-ray diffraction), AES (Auger electron spectroscopy)를 통해 물성 및 조성을 분석하였고, AFM (Atomic force microscopy)를 이용하여, surface roughness를 측정하였다. 실험 결과, $Co/TaN_x$ 박막은 수소/암모니아 분압 1:6에서 90 ${\mu}{\Omega}-cm$의 낮은 비저항과 0.97 nm 의 낮은 surface roughness 를 가졌다. 뿐만 아니라, MOCVD 에 의해 증착된 Co 박막이4-6 % concentration 의 탄소 및 산소 함량을 가지는 것으로 나타났고, 24nm 크기의 trench 기판 위에 약 6nm의 $Co/TaN_x$ 박막이 매우 균일하게 형성된 것을 확인 할 수 있었다. 이러한 결과들은, 향후 $Co/TaN_x$ 박막이 Cu direct electroplating 공정이 가능한 diffusion barrier로서 성공적으로 사용될 수 있음을 보여준다.

• Journal of the Microelectronics and Packaging Society
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• v.21 no.4
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• pp.111-115
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• 2014

Effect of dynamic electric fields on dielectric breakdown behavior in Cu damascene interconnects was investigated. Among the DC, unipolar, and bipolar pulse conditions, the longest dielectric lifetime is observed under the bipolar condition because backward Cu ion drift occurs when the direction of electric field is changed by 180 degrees and Cu contamination is prohibited as a results. Under the unipolar pulse condition, the dielectric lifetime increases as pulse frequency increases and it exceed the lifetime under DC condition. It suggests that the intrinsic breakdown of dielectrics significantly affect the dielectric breakdown in addition to Cu contamination. As the unipolar pulse width decreases, dielectric bond breakdown is more difficult to occur.

• Proceedings of the International Microelectronics And Packaging Society Conference
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• 2004.11a
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• pp.27-27
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• 2004

• Korean Journal of Materials Research
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• v.7 no.7
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• pp.587-591
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• 1997

RBS와 XRD를 이용하여 C o-Nb이중층 실리사이드와 구리 배선층간의 열적안정성에 관하여 조사하였다. Cu$_{3}$Si등의 구리 실리사이드는 열처리시 40$0^{\circ}C$정도에서 처음 형성되기 시작하였는데, 이 때 형성되는 구리 실리사이드는 기판의 상부에 존재하던 준안정한 CoSi의 분해시에 발생한 Si원자와의 반응에 의한 것이다. 한편, $600^{\circ}C$에서의 열처리 후에는 CoSi$_{2}$층을 확산.통과한 Cu원자와 기판 Si와의 반응에 의하여 CoSi$_{2}$/Si계면에도 구리 실리사이드가 성장하였는데, 이렇게 구리 실리사이드가 CoSi$_{2}$/Si 계면에 형성되는 것은 Cu원자의 확산속도가 여러 중간층에서 Si 원자의 확산속도 보다 더 빠르기 때문이다. 열처리 결과 최종적으로 얻어진 층구조는 CuNbO$_{3}$/Cu$_{3}$Si/Co-Nb합금층/Nb$_{2}$O$_{5}$CoSi$_{2}$/Cu$_{3}$Si/Si이었다. 여기서 상부에 형성된 CuNbO$_{3}$는 Cu원자가 Nb$_{2}$O$_{5}$및 Co-Nb합금층과 반응하여 기지조직의 입계에 석출되어 형성된 것이다.

• Proceedings of the Korean Institute of Surface Engineering Conference
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• 2017.05a
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• pp.132.1-132.1
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• 2017

본 연구에서는 투명전극 제조를 목적으로 전기방사법을 이용하여 미세구리 패턴을 형성하는 방법에 대하여 연구하였다. $Ag^+$이온이 용해된 폴리비닐부티랄(PVB) 고분자 용액을 폴리에틸렌 테레프탈레이트(PET)와 같은 투명기판 위에 전기방사 하여 $Ag^+$이온/PVB 복합나노와이어를 제조한 후 이를 UV 조사로 환원하여 선택적으로 촉매를 형성하였다. 이후 연속적인 무전해 구리 도금을 통하여 촉매 위에 미세구리배선을 형성함으로써, 투명전극을 제조하였다. 개발 공정을 통해 제조된 투명전극은 기존 Ag나노와이어 기반 투명전극에서 발생하던 접촉저항에 대한 문제를 해결함으로써 전기적, 광학적 특성이 우수한 차세대 유연 디스플레이에 적용 가능성을 보여주었다.

• Journal of the Microelectronics and Packaging Society
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• v.12 no.1 s.34
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• pp.53-58
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• 2005

We researched damage formation and failure mechanism under DC(direct current) and AC(alternative current) in order to estimate reliability of Cu interconnects in ULSI. Higher current density and temperature induces more short TTF(time to failure) during interconnects carry DC. Measurement reveals that Cu electromigration has activation energy of 0.96eV and current density exponent value of 4. Thermal fatigue is occurred under DC, and higher frequency and ${\Delta}$T value gives more severe damage during interconnects carry AC Through failure morphology analysis with respect to texture, we observed that damages had grown widely and facetted grains had appeared in (100)grain but damages in (111) had grown thickness direction of line and had induced a failure rapidly.

• Journal of the Korean Crystal Growth and Crystal Technology
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• v.6 no.3
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• pp.318-326
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• 1996

This study is to investigate a chemical vapor deposition technique of copper film which is expected to be more useful as metallizations of microcircuit fabrication. An experimental equipment was designed and set-up for this study, and a Cu-precursor used that is a metal-organic compound, named (hfac)Cu(I)VTMS ; (hevaflouoroacetylacetonate trimethyvinylsilane copper). Base pressure of the experimental system is in $10^{-6}$ Torr, and the chamber pressure and the substrate temperature can be controlled in the system. Before the deposition of copper thin film, tungsten or titanium nitride film was deposited onto the silicon wafer. Helium has been used as carrier gas to control the deposition rate. As a result, deposition rate was measured as $1,800\;{\AA}/min$ at $220^{\circ}C$ which is higher than the results of previous studies, and the average surface roughness was measured as about $200\;{\AA}$. A deposition selectivity was observed between W or TiN and $SiO_{2}$ substrates below $250^{\circ}C$, and optimum results are observed at $180^{\circ}C$ of substrate temperature and 0.8 Torr of chamber pressure.

• Proceedings of the Korean Institute of Surface Engineering Conference
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• 2018.06a
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• pp.77-77
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• 2018

Panel level packaging (PLP) 공정은 차세대 반도체 패키징 기술로써 wafer level packaging 대비 net die 면적이 넓어 생산 단가 절감에 유리하다. PLP 공정에 적용되는 구리 재배선 층 (RDL, redistribution layer)은 두께 불균일도에 의해 전기 저항의 유동이 민감하게 변화하기 때문에 RDL의 두께를 균일하게 형성하는 것은 신뢰성 측면에서 매우 중요하다. 구리 RDL은 주로 도금 공정을 통해 형성되며, 균일한 도금막 형성을 위해 도금조에 평탄제를 첨가하여 도금 속도를 균일하게 한다. 도금막에 대한 흡착은 주로 평탄제의 imine 작용기에 포함된 질소 원자가 관여하며, imine 작용기의 4차화에 의한 평탄제의 흡착 정도를 제어하여 평탄제 성능을 개선할 수 있다. 본 연구에서는 도금 평탄제에 포함된 imine 작용기의 질소 원자를 4차화하여 구리 RDL의 도금 두께 불균일도를 제어하고자 하였다. 유기첨가제와 4차화 반응을 위해 알킬화제로써 dimethyl sulfate의 비율을 조절하여 각각 0, 50, 100 %로 4차화 반응을 진행하였다. 평탄제의 4차화 여부를 확인하기 위해 gel permeation chromatography (GPC) 분석을 실시하였다. 도금은 20 ~ 200 um의 다양한 배선 폭을 갖는 구리 RDL 미세패턴에서 진행하였으며, 4차화 평탄제를 첨가하여 광학 현미경과 공초점 레이저 현미경을 통해 도금막 표면과 두께에 대한 분석을 실시하였다. GPC 분석을 통해 4차화 반응 후 알킬화제에 의해 나타나는 GPC peak이 감소한 것을 확인하였다. 광학 현미경 및 공초점 레이저 현미경 분석 결과, 4차화된 질소 원자가 존재하지 않는 평탄제의 경우, 도금 시 도금막의 두께가 불균일하였으며 단면 분석 시 dome 형태가 관찰되었다. 또한 100 % 4차화를 실시한 평탄제를 첨가하여 도금 한 경우 마찬가지로 두께가 불균일한 dish 형태의 도금막이 형성되었다. 반면, 50 % 4차화를 적용한 평탄제를 첨가한 경우, 도금막 단면의 형태는 평평한 모습을 보였으며 매우 양호한 균일도를 가지는 것으로 확인되었다. 이로 인해 imine 작용기를 포함한 평탄제의 4차화 반응을 통해 구리 RDL의 단면 형상 및 불균일도가 제어되는 것을 확인하였으며, 4차화된 imine 작용기의 비율을 조절하여 높은 균일도를 갖는 구리 RDL 도금이 가능한 것으로 판단되었다.

• Journal of the Microelectronics and Packaging Society
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• v.5 no.1
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• pp.91-100
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• 1998

본논문에서는 현재 다 핀용 패키지로 주종을 이루고 있는 기존의 PQEP의 성능을 향상시키기 위하여 스트립 라인 배선 구조를 갖는 새로운 PQEP를 제안하였다. 기존의 208 핀 PQFP와 제안한 208핀 PQFP의 전기적 특성을 Ansoft사의 Maxwell TMA사의 Raphael 과 Avanti사의 HSPICE를 이용하여 시뮬레이션하여 비교하였다. 새로운 패키지에서는 신호 선과 파워버스라인을 스트립 구조로 만들고 감결합커패시터를 장착하여 크로스톡 잡음과 스 위칭 잡음을 크게 감소시켰다. 패키지의 리드프레임을 스트립구조로 만들기 위하여 구리가 도포된 유연성 쿠폰을 리드프레임의양측면에 부착하였다. 신호선의 특성 임피던스는 쿠폰의 유전층 두께변화를 조절함으로써 최적화하였고 유전층 두께가 100$\mu$mdlfEo 45$\Omega$의 값을 얻 었다. 시뮬레이션 결과와 측정결과 32개의 소자가 동시에 스위칭하고 전원/접지핀이 전체 리드 수의 33%일 때 동작주파수가 330Mhz됨을 확인하였으며 이는 기존 PQFP의 최대 동 작주파수인 100MHz에 비하여 3배 이상 향상됨을 보였다.

• Proceedings of the Korean Institute of Surface Engineering Conference
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• 2011.05a
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• pp.175-177
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• 2011

오늘날 반도체 소자의 성능을 좌우하는 배선폭은 수십 나노미터급으로 배선폭 감소에 의한 소자의 집적은 한계에 다다르고 있다. 또한 2차원 회로 소자의 문제점으로 지적되는 과도한 전력소모, RC Delay, 열 발생 문제등도 쟁점사항이 되고 있다. 이런 2차원 회로를 3차원으로 쌓아올린다면 보다 효율적인 회로구성이 가능할 것이고 이에 따른 성능향상이 클 것이다. 3차원 회로 구성의 핵심기술은 기판을 관통하여 다른 층의 회로를 연결하는 실리콘 관통 전극을 형성하는 것이다.