• Journal of the Korean Electrochemical Society
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• v.5 no.3
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• pp.153-158
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• 2002

The effects of leveler on the copper trench filling were investigated during damascene plating process. To investigate the trench filling effect with the addition of a leveler, a cross-section images of the electroplated trenches with the width of$0.37{\mu}m,\;and\;0.18{\mu}m$ were observed by field emission scanning electron microscope (FE-SEM). Polyethylene glycol(PEG), 3-mercapto-1-propanesulfonic acid and Janus Green B were used as a carrier, an accelerator and a leveler. $0.37{\mu}m$ trenches were superfilled without voids, but there was voids formation in $0.18{\mu}m$ trenches when the leveler was not added into the electrolyte. On the other hand $0.18{\mu}m$ trenches were superfilled without voids with the addition of the leveler due to the reduction growth rate of copper at protrusions and edges, which yield smooth final deposit surface. The leverer effect becomes more significant as the width of trenches becomes smaller when trenches are filed.

• Korean Chemical Engineering Research
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• v.45 no.6
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• pp.633-637
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• 2007

Electroless plating of Co-alloy thin films as capping layers for Cu interconnection has been investigated using alkali-free precursors such as $(NH_4)_2Co(SO_4)_2{\cdot}6H_2O$, $(NH_4)_2WO_4$, $(NH_4)H_2PO_4$, etc. The characteristics of the Co-alloy thin films were discussed by analyses of the effects of pH, Co-precursor concentration, and deposition temperature on the thickness and surface morphology of the films. The thickness of the Co-alloy thin films increased with increasing pH, Co-precursor concentration, and deposition temperature, similarly to the results of electroless plating of Co-alloy thin films using alkali-containing chemicals. The SEM images of the surface of the Co-alloy thin films showed that the proper ranges of pH and deposition temperature were 8.5~9.5 and $75{\sim}85^{\circ}C$, respectively. This work found a feasibility that Co-alloy thin films as capping layers for Cu interconnection could be electroless plated using alkali-free chemicals.

• Journal of the Korea Academia-Industrial cooperation Society
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• v.17 no.6
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• pp.708-714
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• 2016

In today's semiconductor industry, manufacturing technology is being developed for the purpose of processing large amounts of data and improving the speed of data processing. The packaging process in semiconductor manufacturing is utilized for the purpose of protecting the chips from the external environment and supplying electric power between the terminals. Nowadays, the WLP (Wafer-Level Packaging) process is mainly used in semiconductor manufacturing because of its high productivity. All of the silicon dies on the wafer are subjected to a high pressure and temperature during the molding process, so that die shift and warpage inevitably occur. This phenomenon deteriorates the positioning accuracy in the subsequent re-distribution layer (RDL) process. In this study, in order to minimize the die shift, a vision inspection system is developed to collect the die shift measurement data.

• Proceedings of the Korean Vacuum Society Conference
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• 2013.02a
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• pp.409-409
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• 2013

최근, 집적 소자의 미세화에 따라 늘어난 배선 신호 지연 및 상호 간섭, 그리고 소비 전력의 증가는 초고집적 소자 성능 개선에 한계를 가져온다. 이에 따라 기존의 알루미늄(Al)/실리콘 절연 산화막은 구리(Cu)/저유전율 박막(low-k)으로 대체되고 있고, 이는 소자 성능 개선에 큰 영향을 미친다. 그러나 Cu는 Si과 low-k 내부로 확산이 빠르게 일어나 소자의 비저항을 높이고, 누설 전류를 일으키는 등 소자의 성능을 저하시킬 수 있는 문제점을 가지고 있다. 이러한 Cu의 확산을 막기 위하여 Ta, TaN 등과 같은 확산방지막에 대한 연구가 활발히 진행되어 왔으나, 배선 공정의 집적화와 low-k 대체에 따른 공정 및 신뢰성 문제로 인해 새로운 확산방지막의 개발이 필요하게 되었다. 이를 위해, 본 연구에서는 Cu-V 합금을 사용하여 low-k 기판 위에 확산방지막을 자가 형성 시키는 공정에 대한 연구를 진행하였다. 다양한 low-k 기판에서 열처리조건에 따른 Cu-V 합금의 특성을 확인하기 위해 4-point probe를 통한 비저항 평가와 XRD (X-ray diffraction) 분석이 이뤄졌다. 또한, TEM (transmission electron microscope)을 이용하여 $300^{\circ}C$에서 1 시간 동안 열처리를 거쳐 자가형성된 V-based interlayer가 low-k와 Cu의 계면에서 균일하게 형성된 것을 확인하였다. 형성된 V-based interlayer의 barrier 특성을 평가하고자 Cu-V합금/low-k/Si 구조와 Cu/low-k/Si 구조의 leakage current를 비교 분석하였다. Cu/low-k/Si 구조는 비교적 낮은 온도에서 leakage current가 급격히 증가하는 양상을 보였으나, Cu-V 합금/low-k/Si 구조는 $550^{\circ}C$의 thermal stress 에서도 leakage current의 변화가 거의 없었다. 이러한 결과를 바탕으로 열처리를 통해 자가형성된 V-based interlayer의 Cu/low-k 간 확산방지막으로서 가능성을 검증하였다.

• Proceedings of the Korean Vacuum Society Conference
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• 2010.08a
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• pp.158-158
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• 2010

최근 전자산업의 발전은 형상 면에서 경박 단소화로 급속하게 진행되고 있으며, 전자소자 내부에서의 배선재료로 사용되고 있는 알루미늄(Al) 박막의 두께 역시 얇아지고 있다. 극박막 범위에서 박막의 두께 증가에 따라 전기가 잘 흐르기 시작하는 박막의 최소두께로 정의 되는 유착두께를 실시간으로 측정하는 방법을 구현하고 임의의 금속박막과 기판의 조합에 있어서 각각의 재료에 대한 유착두께를 제공함으로써 향후 미세전자소자의 제작 시 배선 재료의 선택에 대한 기초자료를 축적할 수 있다. 또한 박막의 미세구조 변화 관점에서 연구함으로써 여러 가지 금속박막에 대한 유착두께를 줄일 수 있는 방법을 도출할 수 있다. 본 연구에서는 유리 기판 위에 사진 식각 공정으로 패턴을 형성하고 패턴이 형성된 유리 기판은 스퍼터에 연결된 4 point probe에 구리 도선으로 연결한 후 DC 마그네트론 스퍼터법으로 Al, Cr, ITO, Sn을 증착하면서 실시간으로 시간에 따른 면저항을 측정하며 이 때 스퍼터 내부 진공도는 $4.6{\times}10^{-5}$까지 낮춰준 후 각각의 금속에 맞는 진공도를 설정하였다. 20.0 sccm의 Ar가스를 넣고 100 W파워로 플라즈마를 형성시켜 금속을 증착하면서 4-point probe를 이용하여 실시간으로 면저항을 측정했다. 1초 단위로 면저항을 측정한 결과 평균적으로 Al은 71초, Cr은 151초, ITO는 61초, Sn은 20초에 저항이 급격히 감소함을 알 수 있었다. 또한 저항이 급격히 감소한 시점의 박막 두께를 알기 위해Surface profiler로 박막두께를 측정한 결과 1초당 Al은 $4\;{\AA}$, Cr은 $1.7\;{\AA}$, ITO는 $2.7\;{\AA}$, Sn은 $6.7\;{\AA}$ 이었다. 실험적으로 R은 면저항, T는 증착 시간이라 할 때 Y축을 $R{\times}T^3$으로 하고 X축을 T로 설정하고 그래프로 나타내면 Y축 값이 최소값을 갖는 시점이 유착두께임을 확인하였다. 본 연구는 실시간 면저항 측정을 통한 금속박막의 전기전도 특성과 미세구조에 대한 기초자료를 제공함으로써 신기술 발전에 공헌할 것이다.

• Proceedings of the Korean Vacuum Society Conference
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• 2011.02a
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• pp.174-174
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• 2011

최근 전자산업의 발전은 형상 면에서 경박 단소화로 급속하게 진행되고 있으며, 전자소자 내부에서의 배선재료로 사용되고 있는 알루미늄(Al) 박막의 두께 역시 얇아지고 있다. 두께가 20nm 이하로 작은 극박막 범위에서 박막의 두께 증가에 따라 전기가 잘 흐르기 시작하는 박막의 최소두께로 정의 되는 유착두께를 실시간으로 측정하는 방법을 구현하고 임의의 금속박막과 기판의 조합에 있어서 각각의 재료에 대한 유착두께를 제공함으로써 향후 미세전자소자의 제작시 배선 재료의 선택에 대한 기초자료를 축적할 수 있다. 또한 금속박막의 증착공정 직전에 기판을 표면처리 하여 기판을 활성화시킬 때 표면처리가 박막의 유착두께에 미치는 영향에 대해 박막의 미세구조 변화 관점에서 연구함으로써 여러 가지 금속박막에 대한 유착두께를 줄일 수 있는 방법을 도출할 수 있다. 본 연구에서는 유리 기판 위에 사진 식각 공정으로 패턴을 형성하였다. 패턴이 형성된 유리 기판은 Sputter에 연결된 4 point probe에 구리 도선으로 연결한 후 DC 마그네트론 스퍼터법으로 Al과 Sn을 증착하면서 실시간으로 시간에 따른 전기저항을 측정을 하였다. 이때 Sputter 내부 진공도는 $4.6{\times}10^{-2}torr$까지 낮춰준 후 Al을 증착 할 때 진공도는 $1.1{\times}10^{-2}torr$로 맞춰주고 Ar 가스를 20 sccm 넣어준다. 이때 Al 박막의 유착 두께는 29.6 nm 이고 Sn 박막의 유착두께는 20.48 nm 이다. 유착 두께를 정의함으로써 전자소자의 크기를 최소화 할 수 있으며 실시간 전기저항 측정을 통한 금속박막의 전기전도 특성과 미세구조에 대한 기초 자료를 제공함으로써 신기술 발전에 공헌할 것이다.

• Proceedings of the Korean Vacuum Society Conference
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• 2010.02a
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• pp.238-238
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• 2010

최근 전자산업의 발전은 형상 면에서 경박 단소화로 급속하게 진행되고 있으며, 전자소자 내부에서의 배선재료로 사용되고 있는 알루미늄(Al) 박막의 두께 역시 얇아지고 있다. 두께가 20 nm 이하로 작은 극박막 범위에서 박막의 두께 증가에 따라 전기가 잘 흐르기 시작하는 박막의 최소두께로 정의 되는 유착두께를 실시간으로 측정하는 방법을 구현하고 임의의 금속박막과 기판의 조합에 있어서 각각의 재료에 대한 유착두께를 제공함으로써 향후 미세전자소자의 제작시 배선 재료의 선택에 대한 기초자료를 축적할 수 있다. 또한 금속박막의 증착공정 직전에 기판을 표면처리 하여 기판을 활성화시킬 때 표면처리가 박막의 유착두께에 미치는 영향에 대해 박막의 미세구조 변화 관점에서 연구함으로써 여러 가지 금속박막에 대한 유착두께를 줄일 수 있는 방법을 도출 할 수 있다. 본 연구에서는 유리 기판 위에 사진 식각 공정으로 패턴을 형성하고 패턴이 형성된 유리 기판은 스퍼터에 연결된 4 point probe에 구리 도선으로 연결한 후 DC 마그네트론 스퍼터법으로 Al을 증착하면서 실시간으로 시간에 따른 전기저항을 측정을 하였다. 이때 스퍼터 내부 진공도는 $4.6\;{\times}\;10^{-5}\;torr$ 까지 낮춰준 후 Al을 증착 할 때 진공도는 $1.1\;{\times}\;10^{-2}\;torr$로 맞춰주고 Ar 가스를 20 sccm 넣어준다. 1초 간격으로 전기저항을 측정한 결과 25초대에 전기저항이 급격히 감소하였으며 이때 Al 박막의 두께는 $120{\AA}$ 이고 이 두께에서부터 전류의 흐름이 좋은 것을 알 수 있다. 박막 두께에 따른 특성을 알기위해 UV 영역의 빛을 사용하는 광전자 분광기(Photoelectron Spectrometer)를 이용해 일함수를 측정하였다. Al 의 일반적인 일함수는 4.28 eV 이며, 두께가 $120{\AA}$일 때의 일함수는 4.2 eV로 거의 비슷한 값을 얻었다. 전류가 잘 흐르기 전인 12초대에서 두께가 $60{\AA}$일 때 일함수는 4.00 eV 이고 전류가 흐르기 시작한 후 50초대에서 Al 박막 두께가 $200{\AA}$ 일 때 일함수는 4.28 eV 로 일반적인 Al의 일함수와 같은 값을 얻을 수 있었다. 광전자 분광기술은 전자소자에서 중요한 전자의 성능예측에 도움을 줄 수 있으며 물질의 표면에서 더욱 다양한 정보를 얻을 수 있다. 또한 실시간 전기저항 측정을 통한 금속박막의 전기전도 특성과 미세구조에 대한 기초 자료를 제공함으로써 신기술 발전에 공헌할 것이다.

• Journal of the Microelectronics and Packaging Society
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• v.11 no.3 s.32
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• pp.9-15
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• 2004

We investigated the electrical properties of copolymer low-k materials that are compromised of the PMSSQ(Poly Methyl Silsesquioxane)-based matrix with the BTMSE (Bis Tri Methoxy Silyl Ethane) additives. We manufactured MIS-type test samples using the copolymer as the insulator and measured their leakage current and failure time by means of the BTS (bias-temperature-stress) test. The failure time was observed to decrease drastically when the porosity of the copolymer was increased over $30\%$. From the measurement of failure time with respect to temperature. the activation energy of Cu drift through the copolymer was calculated to be 1.51 eV.

• Korean Journal of Materials Research
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• v.7 no.9
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• pp.811-823
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• 1997

차세대 반도체 배선분야에서, Cu박막은 현재의 AI을 대체할 물질로서 대두되고 있으며 CVD에 의한 선택적 증착은 Cu의 patterning과 관련하여 상당한 관심을 일으키고 있다. 본 연구에서는 (hfac)Cu(VTMS)의 유기원료를 사용하여, CVD공정변수, 운반기체, 표면 처리 공정에 따른 SiO$_{2}$, TiN, AI기판에 대한 선택성을조사하였다. 선택성은 저온(15$0^{\circ}C$), 저합(0.3Torr)에서 향상될 수 있었으며, 특히, HMDS in-situ-predosing공정에 의해 더욱 향상될 수 있었다. 모든 경우에 대해, H$_{2}$운반기체가 Ar 보다 짧은 incubation time과 높은 증착 속도가 얻어졌으며, Cu입자들의 크기가 작고 연결상태가 보다 양호하였다. 이는 H$_{2}$경우에 기판표면에 원료가 흡착되어 핵을 형성시키는 위치 (-OH)가 보다 많이 제공되기 때문으로 여겨진다. 이러한 미세구조의 차이는 H$_{2}$경우에 보다 낮은 비저항을 얻게 했다. HMDS in-situ predosing공정에 의한 Cu박막내 불순물 차이는 없었으며 뚜렷한 비저항의 차이도 나타나지 않았다.

• Journal of the Microelectronics and Packaging Society
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• v.17 no.3
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• pp.43-49
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• 2010

Direct printing technology is an attractive metallization method, which has become immerging as "Green technology" to the conventional photolithography, on account of low cost, simple process and environment-friendliness. In order to commercialize the printed electronics in industry, it is essential to evaluate the electrical properties of conductive circuits using direct printing technology. In this contribution, we focused on the electrical characteristics of inkjet-printed circuits. A Cu nanoink was inkjet-printed onto a Bisaleimide triazine(BT) substrate with parallel transmission line(PTL) and coplanar waveguide(CPW) type, then was sintered at $250^{\circ}C$ for 30 min. We calculated the resistivity of printed circuits through direct current resistance by the measurement of I-V curve: the resistivity was approximately 0.558 ${\mu}{\Omega}{\cdot}cm$ which is about 3.3 times that of bulk Cu. Cascade's probe system in the frequency range from 0 to 30 GHz were employed to measure the Scattering parameter(S-parameter) with or without a gap between the substrate and the probe station chuck. The result of measured S-parameter showed that all printed circuits had over 5 dB of return loss in the entire frequency range. In the curve of insertion loss, $S_{21}$, showed that the PTL type circuits had better transmission of radio frequency (RF) than CPW type.