• Journal of KIISE:Computer Systems and Theory
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• v.33 no.9
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• pp.699-708
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• 2006

Bus splitting technique reduces bus energy by placing modules with frequent communications closely and using necessary bus segments in communications. But, previous bus splitting techniques can not be used in MPSoC platform, because it uses cache coherency protocol and all processors should be able to see the bus transactions. In this paper, we propose a bus splitting technique for MPSoC platform to reduce bus energy. The proposed technique divides a bus into several bus segments, some for private memory and others for shared memory. So, it minimizes the bus energy consumed in private memory accesses without producing cache coherency problem. We also propose a task allocation technique considering cache coherency protocol. It allocates tasks into processors according to the numbers of bus transactions and cache coherence protocol, and reduces the bus energy consumption during shared memory references. The experimental results from simulations say the bus splitting technique reduces maximal 83% of the bus energy consumption by private memory accesses. Also they show the task allocation technique reduces maximal 30% of bus energy consumed in shared memory references. We can expect the bus splitting technique and the task allocation technique can be used in multiprocessor platforms to reduce bus energy without interference with cache coherency protocol.

• Proceedings of the IEEK Conference
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• 1999.06a
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• pp.1145-1148
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• 1999

본 논문은 다중마스터 시스템의 버스 공유를 큐잉이론으로 모델링하여 정량화하고 이를 바탕으로 최적화 된 실시간 시스템을 설계하는 방법을 제안하였으며 그 결과를 실측 실험을 통해서 검증하였다. 다중마스터 모드와 슬레이브 모드를 지원하는 마스터를 이용한 다중 마스터 시스템에서 버스의 공유로 인한 지연과 각 작업의 대기 시간은 각각에 대한 모델링을 통해 정량화 할 수 있으며 이를 통하여 최적화된 시스템을 구성할 수 있게 된다. 본 논문의 실험에서는 VMEbus 상에서 3개의 마스터와 그에 종속된 4개의 슬레이브 시스템을 구성하여 각 마스터들의 버스 요구율과 서비스 시간에 따라 버스를 점유하기 위해 기다리는 시간을 정량적으로 분석하였으며 이를 통하여 개선된 시스템은 각 작업의 버스 상에서의 대기 시간을 최소화하고 효과적으로 버스를 공유하므로써 작업 시간 오차와 오류 발생을 최소화 할 수 있음을 보였다.

• Proceedings of the KAIS Fall Conference
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• 2009.05a
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• pp.255-258
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• 2009

최근 EDA 툴의 기술적인 향상과 반도체 공정의 발달로 IC 설계자들은 RISC 프로세서, DSP 프로세서, 메모리 등 많은 IP가 하나로 집적되는 SoC구조가 가능해졌다. 하지만 기존에 사용되는 대부분의 SoC는 공유버스 구조를 가지고 있어, 병목현상이 발생하는 문제점을 가진다. 이러한 문제점은 SoC 내부의 IP들이 많을수록 SoC 플랫폼의 전체 성능이 저하되어, CPU 자체의 속도보다는 효율적인 통신에 의해 성능이 좌우된다. 본 논문에서는 공유버스의 단점인 병목현상을 줄이고 성능을 향상시키기 위하여 크로스바 스위치버스 구조를 제안한다. OpenRISC 프로세서, VGA/LCD 제어기, AC97 제어기, 디버그 인터페이스, 메모리 인터페이스로 구성되는 SoC 플랫폼의 WISHBONE 온칩 공유버스 구조와 크로스바 스위치 버스 구조의 성능을 비교한 결과, 기존의 공유버스보다 26.58%의 성능이 향상됨을 확인하였다.

• The Journal of the Korea Contents Association
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• v.22 no.5
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• pp.81-96
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• 2022

Covid-19 calls for minimizing gatherings of people in spaces such as offices. Organizations are encouraging information-sharing activities among employees by using online platform technology. Recently, Organizations are supporting their work using the metaverse. This study confirms the effect of metaverse presence on the intention to share knowledge by forming the intrinsic motivation of the employees and the moderating effect of the individual's digital technological competence. We presented research hypotheses through previous studies such as virtual reality and tested the hypotheses using 309 samples obtained through surveys. As a result, the social, tele, and self presence of the metaverse increased organizational-related intrinsic motivation(organizational identification, value congruence) and had a positive effect on the intention to share knowledge. In addition, digital technological competence moderated the relationship between value congruence and intention to share knowledge. This study suggests the importance of strategies to enhance the presence of metaverse for organizations to increase work productivity by using metaverse and the need to support individual digital competence reinforcement.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.14 no.3
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• pp.684-690
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• 2010

Most of the existing SoCs have shared bus architecture which always has a bottleneck state. The more IPs are in an SOC, the less performance it is of the SOC, Therefore, its performance is effected by the entire communication rather than CPU speed. In this paper, we propose cross-bar switch bus architecture for the reduction of the bottleneck state and the improvement of the performance. The cross-bar switch bus supports up to 8 masters and 16 slaves and parallel communication with architecture of multiple channel bus. Each slave has an arbiter which stores priority information about masters. So, it prevents only one master occupying one slave and supports efficient communication. We compared WISHBONE on-chip shared bus architecture with crossbar switch bus architecture of the SOC platform, which consists of an OpenRISC processor, a VGA/LCD controller, an AC97 controller, a debug interface, a memory interface, and the performance improved by 26.58% than the previous shared bus.

• The Journal of the Korea institute of electronic communication sciences
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• v.10 no.5
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• pp.539-548
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• 2015

In this paper, shared memory feature was developed in multi-core system with different OS for different processor-specific bus, while conducting an experiment on shared memory feature between the two processors based on embedded Linux system. For the purpose of developing shared memory in dual bus structure, memory controller was used, while managing shared memory segment through list data structure. For AMP multi-core test, Linux OS was installed in 2 processor cores. In addition, it verified the creation and use of shared memory by using kernel module implemented to test shared memory.

• Proceedings of the Korean Society of Computer Information Conference
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• 2023.07a
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• pp.733-734
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• 2023

코로나 펜데믹 이후 다시 대면활동이 활성화되고 있지만 이미 학습한 비대면 활동은 10대들의 대안적인 활동, 소통, 협업의 공간으로 메타버스가 주목을 받으며 초,중 대학에 이르는 교육영역에 대한 논의와 연구가 활발해지고 있다. 특히 고가의 장비나 사용하기 위험한 교육 교보재를 메타버스 공간에 같이 공유하여 오프라인에서 쉽게 접할 수 없는 확장된 사용자 경험을 제공하기 위한 니즈가 있다. 이에 교육 공간으로서의 메타버스 활용을 뛰어넘어 고가 및 위험성이 있는 제한된 교육경험을 제공할 수 있어야 한다.

• ETRI Journal
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• v.10 no.3
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• pp.83-91
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• 1988

This paper describes the architecture and the performance analysis of a multiprocessor system, which is based on the shared memory and single system bus. The system bus provides the pended protocol for the multiprocessor environment. Analyzing the processor utilization, address/data bus utilization and memory conflicts, we use a simulation model. The hit ratio of private cache memory is a major factor on the linear increase of the performance of a shared memory based multiprocessor system.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.24 no.8B
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• pp.1401-1411
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• 1999

Due to the increase of multimedia services, multicasting is considered as important design factor for ATM switch. To resolve the traffic expansion problem that is occurred by multicast in multistage interconnection networks, this paper proposes the multicast switch using a high-speed bus and a shared memory switch. Since the proposed switch uses a high-speed time division bus as a connection medium and chooses a shared memory switch as a basic switch module, it provides good port scalability. The traffic arbitration scheme enables internal non-blocking. By simulation we proves a good performance in the data throughput and the cell delay.

• Proceedings of the Korea Multimedia Society Conference
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• 2001.06a
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• pp.12-15
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• 2001

본 논문에서는 고효율 멀티미디어 프로세서 아키텍쳐에 대해 논의하였다. 제안한 멀티미디어 프로세서 아케텍쳐는 제안한 방법은 기존의 멀티미디어 프로세서의 단점들인 각종 텍스트, 사운드, 비디오 등의 미디어 들을 1개의 칩 속에서 처리할 수 있도록 하였으며, 또한 멀티미디어의 특성인 상호대화식 처리도 가능하게 하였다. 특히, 완전한 그래프에 기반을 둔 네트워크를 지향하므로 소프트웨어 없이 메모리 맵의 노드어드레싱을 가능하게 하였으며, 데이터 형태에 의존하는 완전한 재구성이 가능하며 동기/비동기를 갖는 시간 공유와 공간 공유 처리가 가능하다. 또한, 연속적임과 동적인 매체 데이터의 버스 충돌을 방지할 수 있으며 지역적임과 전반적인 공유 메모리 구조로부터의 버스 충돌도 방지할 수 있으며, 또한 가상현실과 흔합현실에도 적용할 수 있으리라 사료된다.