본 연구에서는 이미지를 분류하는 인공 신경망 가속기를 최적화했고, 이를 구현하여 기존 인공 신경망 가속기와 성능을 비교 분석했다. FPGA(Field Programmable Fate Array) 보드를 이용하여 가속기를 구현했으며, 해당 보드의 내부 메모리인 BRAM 을 FIFO(First In First Out)구조로 설계하여 메모리 시스템을 구현했다. Approximate computing 기법을 효율적으로 적용하기 위해 FWL(Fractional Word Length)최적점을 분석했고, 이를 기반으로 인공 신경망 가속기의 부동 소수점 연산을 고정 소수점 연산으로 변환했다. 구현된 인공 신경망 가속기는 기존의 인공 신경망에 비해, 약 7.4%더 효율적인 전력소모량을 보였다.
최근의 통신매체로는 함축적이고 인식이 용이한 영상/비디오가 매우 선호되고 있다. 그러나 이들 데이터는 그 양이 과다해 영상/비디오 데이터의 압축이 큰 연구과제가 되어 왔다. 본 논문에서는 영상압축 시 그 성능을 크게 좌우할 수 있는 데이터 형식의 최적화에 관련되고, 웨이블릿 변환과 이를 이용한 JPEG2000을 기반으로 한다. 본 논문에서는 이산 웨이블릿 변환 시 이용되는 데이터 형식을 결정하는데 있어서의 기준을 주파수 변환 및 양자화 과정에서의 데이터 손실 양으로 설정하였으며, 이를 바탕으로 실험적으로 최적의 데이터 형식을 도출하였다. 그 결과 필터계수는 (1, 9)의 10-비트 고정소수점 형식, 웨이블릿 계수는 (9, 7)의 16-비트 고정소수점 형식이 최적임을 확인하였다.
최근 이동전화의 사용이 급격히 확산됨에 따라 핸즈프리 단말기를 이용한 전화통신의 필요성이 대두되고 있다. 차량내 핸즈프리 통신상황의 경우 근거리에 위치한 스피커와 마이크로폰의 커플링에 의해 발생하는 음향반향과 차량내에 존재하는 배경잡음은 통화 품질을 크게 저하시킨다. 본 논문에서는 이동통신에 적합한 음향반향제거기와 잡음제거기의 결합시스템을 제안하고, 이를 고정 소수점 DSP를 이용하여 실시간 구현하였다. 실시간 구현을 위하여 음향반향제거기에는 NLMS 알고리즘에 의해 구동되는 제한된 차수의 적응반향제거기법을 사용하였다. 잔여반향 및 배경잡음제거를 위해 CDMA방식의 셀룰라 이동통신에 사용되는IS-127 EVRC음성 부호화기의 표준안에 포함된 잡음제거방식을 사용하였다. 제안된 시스템을 16 비트 고정소수점DSP인 OAK DSP Core를 이용하여 약 18.6MIPS의 연산량으로 실시간 구현되었다.
In this paper, we Implement a new arithmetic computation for MPEG audio data to overcome the limitations of real number processing in the fixed-point arithmetics, such as: overheads in processing time and power consumption. We aims at efficiently dealing with real numbers by extending the fixed-point arithmetic manipulation for floating-point numbers in MPEG audio data, and implementing the DSP libraries to support the manipulation and computation of real numbers with the fixed-point resources.
본 논문에서는 2 채널 MAIN 프로필 MPEG-2 AAC 복호화 시스템의 구조를 제안하고 구현하였다. 복호화 알고리듬의 구조적인 모듈화에 근거하여, 시스템 설계 과정에서 전체 시스템을 3 개의 하드웨어 모듈로 분할하였다. 전체 시스템은 허프만 복호화기, 예측기, 20 비트 고정소수점 DSP 코어로 이루어져 있다. 허프만 복호화기는 주어진 작업을 1 클럭 사이클 내에 수행할 수 있는 고속의 하드와이어드 모듈이고, 예측기는 높은 해상도를 가지고 다른 모듈들과 병렬처리가 가능한 구조를 가진 모듈이다. 구현된 시스템은 16.9 MIPS 로 2 채널의 MPEG-2 AAC 비트열을 고음질로 복호화할 수 있다.
본 논문에서는 영상 항법 변수 추출 알고리듬의 실시간 구현에 관해 연구하였다. 영상 항법 변수 추출 알고리듬은 이전 위치를 기준으로 현재 위치를 추정해내는 상대위치 추정 알고리듬과 상대위치 추정에 의해 누적되는 오차를 보정하기 위한 절대위치 보정 알고리듬으로 구성된다. 절대위치 보정 알고리듬은 고해상도 영상과 IRS (Indian Remote Sensing) 위성영상을 기준영상으로 이용하는 방법 및 DEM (Digital Elevation Model) 을 이용하는 방법으로 구성된다. 하이브리드 영상 항법 변수 추출 알고리듬을 실시간으로 구현하기 위해 MVP (Multimedia Video Processor)로 명명된 TMS320C80 DSP (Digital Signal Processor) 칩을 사용하였다. 구현된 시스템은 MVP의 부동 소수점 프로세서인 MP (Master Processor) 를 고정 소수점 프로세서인 PP (Parallel Processor) 를 제어하거나 삼각함수 계산과 같은 부동 소수점 함수를 계산하는데 사용하였고, 대부분의 연산은 PP를 사용하여 수행하였다. 처리시간이 많이 필요한 모듈에 대해서는 고속 알고리듬을 개발하였고, 4개의 PP를 효율적으로 사용하기 위한 영상분할 방법에 대해 제안하였다. 비행체에서 캡코더를 이용해 촬영한 연속 항공 영상과 비행체의 자세정보를 입력으로 실시간 시뮬레이션 하였다. 실험결과는 하이브리드 항법 변수 추출 알고리듬의 실시간 구현이 효과적으로 구현되었음을 나타내고 있다.
이산 여현 변환(Discrete Cosine Transform: DCT)은 음성 및 영상 신호의 압축에 광범위하게 응용되고 있다. 본 논문에서는 $2^{m}$-포인트의 일반적인 경우로 확장이 가능한 새로운 고속 DCT 알고리즘과 구조를 제안한다. 제안한 알고리즘은 커널의 대칭성을 이용하여 N-포인트의 DCT를 N/2-포인트의 DCT로 나누어 처리하며 이를 재귀적으로 적용해 나간다. 제안한 알고리즘은 적은 덧셈 및 곱셈 연산을 통해 변환을 수행하며, 변환을 위해 통과해야 하는 곱셈 연산단의 수가 적고 대부분의 곱셈 연산이 흐름도상의 후반부에서 일괄적으로 수행되므로 고정 소수점 연산시에 발생할 수 있는 오차의 전파를 줄일 수 있다.
본 논문에서는 저 전력 시스템에 적합한 고정 소수점 연산기로 구현된 다중 채널 디지털 보청기 알고리즘의 최적화 기법을 제시한다. 먼저 입력 신호를 고속 MDCT(modified discrete cosine transform) 방법을 사용하여 주파수 대역 분할함으로써 알고리듬의 복잡도를 최소화 하였고, MDCT 출력을 비선형 대역 분할 과정을 거쳐 채널별 그룹핑을 한 다음, 각 채널 신호를 난청인의 청각 손실 정도에 따라 구성한 라우드니스 보상 함수(loudness compensation function: LCF)표를 이용하여 이득을 조절하고, 최종적으로 TDAC 기법을 구현하는 IMDCT(Inverse MDCT) 변환을 거쳐 보상된 출력을 합성한다. 모든 과정은 16비트 정수 연산으로 구현되며, 이득을 계산하기 위해 측정되는 로그 단위의 연산 과정은 미리 계산된 테이블과 고속 탐색 알고리듬을 이용하여 구현된다. 구성된 보청기 알고리즘의 성능을 컴퓨터 시뮬레이션을 통해 평가하였다.
최근 차세대 영상 기술로 홀로그래피가 많은 주목을 받고 있다. 홀로그램은 광학적인 촬영을 통해서 획득할 수도 있지만 최근에는 컴퓨터를 이용한 홀로그램 생성 방법을 많이 사용하고 있다. 이를 컴퓨터 생성 홀로그램(computer generated hologram, CGH)이라 하는데 CGH는 많은 연산량이 요구되어 S/W를 이용하면 실시간으로 생성하는 것이 불가능하다. 따라서 실시간의 CGH를 위해서 FPGA나 GPU를 이용한 연산 방법이 주로 사용되고 있다. 하드웨어를 기반으로 하여 구현할 경우에 내부 시스템의 비트 제한으로 인하여 S/W와 같은 품질을 얻을 수 없다. 따라서 본 논문에서는 품질의 저하를 최소화하면서 하드웨어의 자원을 최대한 감소시킬 수 있는 하드웨어 비트 너비를 분석하여 가이드라인을 제시하고자 한다. 이를 위해서 1비트 단위의 고정소수점 시뮬레이션을 모든 내부 변수 및 연산과정에 대해 수행하고, 수치적인 결과와 시각적인 결과를 종합적으로 분석하여 최적의 비트 너비와 응용분야에 따른 비트 너비를 제시한다.
본 논문에서는 SDFT(sliding discrete-Fourier transform)을 순환식(recursive)으로 구현할 때 유한 비트 고정소수점 계산하여 발생하는 오차의 영향을 해석적으로 구하는 방법을 제시하고 이의 유도 과정을 기술하였다. 유한 비트 오차는 계수의 양자화 때문에 발생하는 계수오차와, 곱셈연산 후 반올림되는 유효자리 때문에 발생하는 반올림오차로 구성된다. 각각의 오차는 주파수 스펙트럼 추정오차를 야기 시키며, 이 스펙트럼 오차의 전력과 실제 스펙트럼의 전력 비(noise-to-signal power ratio NSR)를 진동계수를 표현하는 비트 수, DFT 값을 표현하는 비트 수, 그리고 DFT 구간길이에 대한 식으로 유도하였다. 유도과정은 SDFT 순환식(recursive equation)을 통해 유도한 오차방정식(error-dynamic equation)과 계수오차 및 반올림오차의 확률분포특성에 근거하였다. 해석적으로 유도한 NSR 결과를 시뮬레이션 실험을 통해 얻은 결과와 비교하여 타당성을 확인하였다.
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[게시일 2004년 10월 1일]
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