• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2007년도 하계종합학술대회 논문집
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• pp.305-306
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• 2007

This paper proposes an automatic conversion method from floating-point value computations to fixed-point value computations for implementing automatic speech recognition (ASR) algorithms in embedded device.

• 융합신호처리학회논문지
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• 제4권3호
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• pp.7-14
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• 2003

MPEG-1 오디오 표준은 고음질 디지털 오디오 신호의 압축 알고리즘이다. 이 표준은 인코더와 디코더의 기능을 규정하고 있고, 인코더와 디코더 알고리즘의 복잡도와 성능에 따라 세 가지 다른 계층으로 분류된다. 본 논문에서는 MPEG-1 오디오 계층3(MP3) 디코더를 고정소수점 DSP인 TMS320C541 칩으로 구현하였다 MP3 알고리즘은 인간의 청각구조의 심리음향 특성을 이용하는 알고리즘으로 인간의 귀에 들리지 않는 주파수의 성분은 미리 제거함으로써 데이터의 량을 줄이면서 음질의 손실을 최대한 줄이는 알고리즘이다. 이 알고리즘은 다이나믹 레인지가 매우 크기 때문에 고정 소수점으로 구현하기가 쉽지 않다. 본 연구에서는 가중 참조표를 적용하여 계산량을 줄이고 다이나믹 레인지 문제를 해결함으로써 고정 소수점 DSP칩을 이용하여 실시간 시스템을 구현하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2005년도 학술대회 논문집 정보 및 제어부문
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• pp.361-363
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• 2005

본 논문에서는 MPEG-4 Version2 Audio 표준에 근거하여 낮은 연산부담을 갖는 독자적인 엘고리즘을 적용한 MPEG-4 BSAC Audio 디코더를 개발하였다. 개발된 BSAC 디코더는 32bit RISC 구조를 갖는 Intel Xscale Processor 기반 시스템에 최적화하여 구현 및 평가를 수행하였다. 수행속도 증가 및 연산 정밀도 향상을 위해 각 기능 블록별 기능 및 구현 원리 연구와 32 bit 연산 구조를 파악하여, 이를 고정소수점 연산 구조로 구현함으로써 성능을 향상시켰다. 유한비트에 따른 오차 영향을 최소화하기 위해 데이터의 표현 범위에 대한 연구를 통해 근사한 오차를 최소화 하여 연산 정밀도를 향상 시키고자 하였다. 비선형 양자화기 및 filter bank 등 상대적으로 높은 연산 부담을 갖는 기능 블록은 Table look-up, 보간법, 지수연산 제거, pre/post scrambling 기법 등을 적용하여 최적화 하였다. 최종적으로 개발된 BSAC 디코더는 32 bit 연산 구조의 X-scale 프로세서를 탑재한 Development Board와 WindowsCE OS로 구성된 타겟 system에 이식하여 performance 평가하였으며, 높은 연산 정밀도 및 다른 수행속도를 확인할 수 있었다. 주관적인 청각 평가에서도 MPEG-4 reference 디코더와의 음원의 차이가 거의 없음을 확인하였다.

• 한국음향학회:학술대회논문집
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• 한국음향학회 1999년도 학술발표대회 논문집 제18권 2호
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• pp.151-156
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• 1999

본 논문에서는 국제 표준화기구(ISO) 산하의 동영상 전문가 그룹(MPEG)의 오디오 압축방법들중 하나인 MPEG-I layer 3 의 복호화기를 고정 소수점으로 변환한 후, $OakDSPCore^{\circledR}$를 기반으로 전 과정을 어셈블리어로 실시간 구현하였다. 실시간 구현에 사용된 $OakDSPCore^{\circledR}$는 DSP Group사에서 개발된 저전력 소비형 16-비트 고정 소수점 DSPCore로서 40MIPS의 성능을 가지고 있으며, 음성/오디오, 통신, 디지털 셀룰라폰 같은 소비자의 맞게 ASIC화할 수 있는 장점을 가지고 있다. 구현된 MP3 복호화기는 약33 MIPS의 복잡도를 나타내며, 사용된 메모리양은 프로그램 ROM 3.1K words, 데이터 ROM(table) 10.82K words 및 ROM 6.1K words이다. 구현된 MP3 복호화기는 OMNI-MEDIASOUND에서 제공하는 4개의 test 벡터들을 bit-exact하게 통과하였다.

• 한국항행학회논문지
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• 제15권4호
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• pp.591-595
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• 2011

본 논문에서는 차세대 유럽형 방송 시스템인 DVB-T2(Digital Video Broadcasting-Second Generation Terrestrial) 수신기의 핵심블록인 BICM(Bit Interleaved Coded Modulation) 모듈의 구조를 설계하고 DSP(Digital Signal Processor) TMS320C6474를 통해 구현하였다. 실험결과를 통해 8비트 이상을 사용하는 고정소수점 BICM 모듈이 부동소수점 BICM 모듈과 거의 동일한 BER(Bit Error Rate) 성능을 나타냄을 알 수 있었다.

• 한국음향학회:학술대회논문집
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• 한국음향학회 2001년도 추계학술발표대회 논문집 제20권 2호
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• pp.167-170
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• 2001

본 논문에서는 미국에서 고 선명(High Definition) TV를 위한 오디오 표준인 ATSC에 의해서 채택되고, DVD의 오디오 코덱으로 널리 채택된 Dolby AC-3 복호화기를 고정 소수점으로 변환한 후, ARM929T를 기반으로 실시간 구현하였다. 실시간 구현에 사용된 ARM920T 는 저전력 소비형 32-비트 고정 소수점 RISC 구조이며, 명령어 Cache 와 데이터 Cache, MMU(Memory Management Unit)로 구성되어 있다. 그리고 200MIPS 의 성능을 가지고 있어, 음성/오디오, 통신, 디지털 셀룰라폰에 적용할 수 있고, ASIC 화 할 수 있는 장점을 가지고 있다. 구현된 AC-3 복호화기는 약 67MIPS(6 채널, 640kbps, 48KHz)의 복잡도를 나타내며, 사용된 메모리양은 프로그램 ROM 23.3K Bytes, 데이터 ROM(table) 4.62K Bytes 및 RAM 45K Bytes 이다. 구현된 AC-3 복호화기는 Dolby사에서 제공하는 40 개의 test 벡터들을 bit-exact하게 통과하였다.

• 한국반도체및디스플레이장비학회:학술대회논문집
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• 한국반도체및디스플레이장비학회 2003년도 추계학술대회 발표 논문집
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• pp.50-53
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• 2003

본 연구에서는 AD 변환기, QEP(Quadrature Encoder Pulse Circuit)등 모터 제어에 필요한 주변 소자의 디지털 제어를 통해서 AC 서보 모터의 벡터 제어를[3] 구현하고 시간 지연에 의한 노이즈를 최소화하기 위해 저 전압형 DSP인 TMP320F2812를 이용하였다. TMP320F2812는 MOS 타입으로 8 depth pipeline을 가진 Harvard bus 를 채택해서 최대 150MIPS의 고속 처리 능력을 갖고 있으며 12 비트의 AD 변환기 QEP 회로와 공간 전압 벡터 PWM을 발생시킬 수 있는 기능을 가진 모터 제어용 원칩 DSP이다 모터 제어에 필요한 주변 회로들을 내장한 DSP는 하드웨어적인 구성을 간소화시키고 이로 인한 비용 절감을 얻을 수 있다. 간단한 구조로 고속 연산을 하기 위해 TMP320F2812는 고정 소수점 연산 처리 방식[6]을 사용하게 되었다. 고정 소수점 연산 처리로 인한 오차는 각 변수에 대한 스케일링을 통해 유효 자리를 확보 하는 방법을 사용하였다.

• 대한전자공학회논문지SD
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• 제37권12호
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• pp.79-90
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• 2000

본 논문에서는 고성능 수퍼스칼라 마이크로프로세서에 적합하고, IEEE 754 표준을 준수하는 고성능 부동 소수점 유닛의 구조를 설계한다. 부동 소수점 AU에서는 비정규화 수 처리를 모두 하드웨어적으로 지원하면서 추가적인 지연 시간이 생기지 않도록 점진적 언더플로우 예측 기법을 제안 구현한다. 부동 소수점 제산/제곱근기는 기존의 고정적인 길이의 몫을 구하는 방식과 달리 매 사이클마다 가변적인 길이의 몫을 구하는 구조를 채택하여 성능과 설계 복잡도 면에서 SRT 알고리즘에 의한 구현 보다 우수하도록 설계한다. 또한, 수퍼스칼라 마이크로프로세서에 이식이 용이하도록 익셉션 예측 기법을 세분화하여 적용하며, 제산 연산에서의 익셉션 예측에 필요한 스톨사이클을 제거하도록 한다. 설계된 부동 소수점 AU와 제산/제곱근기는 부동 소수점 유닛의 구성요소인 명령어 디코더, 레지스터 파일, 메모리 모델, 승산기 등과 통합되어 기능과 성능을 검증하였다.

• 한국통신학회논문지
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• 제12권4호
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• pp.309-324
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• 1987

오늘날 데이터 감축을 위한 디지털 영상처리에 KLT와 매우 유사한 성능을 갖는 DCT에 관한 관심도가 점점 늘고 있다. 지금까지 계산량을 줄이기 위해 발표된 많은 알고리즘 중에서 Chen의 알고리즘이 가장 많이 알려져 있다. 최근데 발표된 Lee 알고리즘은 Chen의 알고리즘에 비해 복잡한 계산량을 줄였지만 고정 소수점 연산시 FWL에 의한 성능감소가 발생한다. 본 논문에서는 FWL 영향에 따른 오차 분석을 행하여 두 알고리즘들의 성능비교를 하였다. 또한 고정 소수점 연산에 따른 성능감소를 줄이기 위해 up&down-scaling기법을 제안하였다. 16비트 고정 소수점 연산으로 16x16 2차원 DCT를 구현하여 영상 데이타에 적용할 경우 이론적인 고찰과 시뮬레이션 결과 Lee 알고리즘이 Chen 알고리즘과 유사한 성능을 갖는다는 것을 입증하였다.

• 한국통신학회논문지
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• 제30권1A호
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• pp.10-27
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• 2005

본 논문에서는 다년간에 걸쳐 진행되었던 WCDMA(UMTS) 기지국 모뎀 개발을 위한 상위 레벨 설계 및 설계에 적용된 기저대역 동기 알고리즘에 대한 분석과 고정 소수점 설계를 통한 성능 평가 결과를 제시하였다. 설계 대상 시스템이 기지국임을 고려하여 모뎀을 구성하는 각 동기 모듈은 빠른 추적 성능보다 안정적인 성능을 보장할 수 있도록 설계되었으며, 구현을 위한 고정 소수점 설계시 각 모듈의 내부 연산에 대한 최적의 비트설정을 통하여 복잡도를 최소화하였다. 본 논문에서는 먼저 모뎀 설계를 위하여 개발된 각 기저대역 동기 모듈에 대한 분석을 수행하였으며, 이후 구현을 위하여 고정 소수점 설계된 모뎀과 부호화/다중화를 포함하는 심볼 레벨 프로세싱(Symbol Level Processing; SLP)파의 링크 성능을 제시하였다. 성능 평가는 3GPP TS 25.104(Release 5)에 제시된 12.2kbps, 64kbps, 144kbps, 384kbps의 전송 속도에 대하여 참조 무선 채널 환경을 기반으로 수행되었으며, 규격에 제시된 최소 요구 성능과의 비교를 통하여 약 2dB 이상의 성능 여유(margin)를 갖는 매우 안정적인 동작을 보임을 증명하였다. 본 논문에서 제시된 WCDMA 기지국 모뎀은 기지국 모뎀 칩으로 성공적으로 구현되었다.