• Title/Summary/Keyword: 고장 주입

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결함주입기법을 이용한 차량용 고신뢰성 임베디드 시스템의 안전성 검증방안

  • Lee, Dong-U;Ryu, Dae-Hyun;Na, Jong-Hwa
    • Review of KIISC
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    • v.24 no.2
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    • pp.50-55
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    • 2014
  • 자동차 전장제품 활용의 급속한 증가에 대응하기 위하여 자동차 분야에서는 ISO 26262 안전설계절차를 도입하여 차량용 임베디드 시스템의 안전성을 확보하려고 노력하고 있다. ISO 26262는 자동차에서 발생 가능한 비정상상태(abnormal state)를 식별하고 그의 영향을 분석하며 전체 시스템의 안전을 검증하는 것을 목표로 하고 있다. 다양한 종류의 부품이 연동되는 복잡한 시스템의 안전 검증은 결함수목법과 고장모드영향분석법을 활용하는 위험분석법이 보편적으로 사용된다. 결함주입시험은 이러한 위험분석의 기반도구로서 안전성을 향상시키기 위하여 사용된 고장감내 기능의 동작여부 및 그에 따른 시스템의 안전성을 검증하는 목적으로 사용된다. 본 논문에서는 차량용 고신뢰성 임베디드 시스템에서 사용되는 고장감내 메카니즘들의 기능과 안전을 검증하는 방법과 사례를 소개한다. 최근의 복잡한 차량용 임베디드 시스템의 개발은 상위수준의 모델을 개발하여 지정된 위험 및 고장을 초래하는 결함을 시스템에 주입하고 그의 결과를 분석하여 안전을 검증하는 것이 일반적인 방법이다. 개발 목표 차량의 임베디드 시스템 모델을 개발하고, 식별된 결함의 결함모델을 준비한 뒤, 시스템 모델 기반 결함주입 도구를 이용하여 결함주입을 수행하는 시험방법과 그 결과에 대하여 논의한다. 하드웨어는 SystemC 하드웨어 설계언어를 이용하여 개발하고, 소프트웨어를 컴파일하여 실행화일을 확보하여 시험대상인 결함모델을 개발하고 이를 대상으로 결함주입시험에 대해 설명한다.

Design and Implementation of a Processor Monitor and Fault Injection System for Next Generation Spacecraft Computer Board (차세대 위성탑재컴퓨터를 위한 프로세서 모니터 및 고장주입 시스템의 설계 및 구현)

  • Jeong, Jae-Yeop;Choi, Jong-Wook;Cheon, Yee-Jin
    • Journal of Satellite, Information and Communications
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    • v.9 no.4
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    • pp.97-103
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    • 2014
  • In order to verify normal operation of satellite OBC(On Board Computer), it is essential that processor monitoring and debugging. So we are using the GRMON of Aeroflex Gaisler. It provides a lot of features for debugging of LEON processor but we can't use that features on the NGSCB(Next Generation Spacecraft Computer Board) except a few things. So the cost-effectiveness is very low. And for hardware fault injection, we are using a method of modify satellite flight software, because we can't modify GRMON. This method can not guarantee normal operation of the satellite flight software. So in this paper we were developed the processor monitoring and fault injection tool for NGSCB.

Design and Pattern Generation for the Detection of Delay Faults In IEEE 1149.1 Boundary Scan (지연고장 점검을 위한 IEEE 1149.1 Boundary Scan 설계 및 패턴 생성)

  • 김태형;박성주
    • Proceedings of the Korean Information Science Society Conference
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    • 1998.10c
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    • pp.662-664
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    • 1998
  • IEEE 1149.1 바운다리스캔은 보드 수준에서 고장점검 및 진단을 위한 테스트 설계기술이다. 그러나, 바운다리스캔 제어기의 특성상 테스트 패턴의 주입에서 관측까지 2.5 TCK가 소요되므로, 연결선상의 지연고장을 점검할 수 없다. 본 논문에서는 Update_DR 신호를 변경하여, 테스트 패턴 주입에서 관측까지 1 TCK가 소요되게 함으로써, 지연고장 점검을 가능하게 하는 기술을 소개한다. 나아가서, 정적인 고장점검을 위한 테스트 패턴을 개선해 지연고장 점검까지 가능하게 하는, N개의 net에 대한 2log(N+2)의 새로운 테스트패턴도 제안한다. 설계와 시뮬레이션을 통해 지연고장 점검이 가능함을 확인하였다.

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고장 대응 훈련을 위한 시뮬레이터 고장 발생 메커니즘 소개

  • Lee, Hun-Hui;Gu, Cheol-Hoe;Ju, Gwang-Hyeok
    • The Bulletin of The Korean Astronomical Society
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    • v.37 no.2
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    • pp.194.1-194.1
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    • 2012
  • 우주비행체의 내부 장치 고장 혹은 외부 환경에 의한 고장이 발생할 경우를 대비하여 가상 모의 시뮬레이터를 이용한 고장 대응 훈련이 요구된다. 시뮬레이터 개발 초기에 이러한 고장 발생 메커니즘을 설계에 반영하지 않는 경우 교관이 작성한 고장 시나리오에 의한 유기적 고장 발생 및 고장 전파 기능을 납품 후 추가 요구하기는 용이하지 않다. 본 논문에서는 사용자가 시뮬레이터를 이용하여 의도하는 고장을 의미있는 시각(Epoch)에 주입하기 위한 고장 발생 메커니즘 구조를 설명한다. 또한 천리안위성 시뮬레이터 소프트웨어의 고장 발생 예제를 통해 고장 감지, 고장 복구, 관제원의 대응 방법 등을 설명한다.

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The Software Reliability Evaluation of a Nuclear Controller Software Using a Fault Detection Coverage Based on the Fault Weight (가중치 기반 고장감지 커버리지 방법을 이용한 원전 제어기기 소프트웨어 신뢰도 평가)

  • Lee, Young-Jun;Lee, Jang-Soo;Kim, Young-Kuk
    • KIPS Transactions on Computer and Communication Systems
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    • v.5 no.9
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    • pp.275-284
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    • 2016
  • The software used in the nuclear safety field has been ensured through the development, validation, safety analysis, and quality assurance activities throughout the entire process life cycle from the planning phase to the installation phase. However, this evaluation through the development and validation process needs a lot of time and money, and there are limitations to ensure that the quality is improved enough. Therefore, the effort to calculate the reliability of the software continues for a quantitative evaluation instead of a qualitative evaluation. In this paper, we propose a reliability evaluation method for the software to be used for a specific operation of the digital controller in a nuclear power plant. After injecting weighted faults in the internal space of a developed controller and calculating the ability to detect the injected faults using diagnostic software, we can evaluate the software reliability of a digital controller in a nuclear power plant.

IEEE1149.1 Boundary Scan Design for the Detection of Delay Defects (지연고장 탐지를 위한 IEEE 1149.1 바운다리스캔 설계)

  • Kim, Tae-Hyeong;Park, Seong-Ju
    • Journal of KIISE:Computer Systems and Theory
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    • v.26 no.8
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    • pp.1024-1030
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    • 1999
  • IEEE 1149.1 바운다리스캔은 보드 수준에서 고장점검 및 진단을 위한 테스트 설계기술이다. 그러나, 바운다리스캔 제어기의 특성상 테스트 패턴의 주입에서 관측까지 2.5 TCK가 소요되므로, 연결선상의 지연고장을 점검할 수 없다. 본 논문에서는 UpdateDR 신호를 변경하여, 테스트 패턴 주입에서 관측까지 1 TCK가 소요되게 함으로써, 지연고장 점검을 가능하게 하는 기술을 소개한다. 나아가서, 정적인 고장점검을 위한 테스트 패턴을 개선해 지연고장 점검까지 가능하게 하는, N개의 net에 대한 2 log(n+2) 의 새로운 테스트패턴도 제안한다. 설계와 시뮬레이션을 통해 지연고장 점검이 가능함을 확인하였다.Abstract IEEE 1149.1 Boundary-Scan is a testable design technique for the detection and diagnosis of faults on a board. However, since it takes 2.5TCKs to observe data launched from an output boundary scan cell due to inherent characteristics of the TAP controller, it is impossible to test delay defects on the interconnect nets. This paper introduces a new technique that postpones the activation of UpdateDR signal by 1.5 TCKs while complying with IEEE 1149.1 standard. Furthermore we have developed 2 log(n+2) , where N is the number of nets, interconnect test patterns to test delay faults in addition to the static interconnect faults. The validness of our approach is verified through the design and simulation.

Fault Tolerant Processor Design for Aviation Embedded System and Verification through Fault Injection (항공용 임베디드 시스템을 위한 고장감내형 프로세서 설계와 오류주입을 통한 검증)

  • Lee, Dong-Woo;Ko, Wan-Jin;Na, Jong-Wha
    • Journal of Advanced Navigation Technology
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    • v.14 no.2
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    • pp.233-238
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    • 2010
  • In this paper, we applied the forward and backward error recovery techniques to a reduced instruction set computer (risc) processor to develop two fault-tolerant processors, namely, fetch redundant risc (FRR) processor and a redundancy execute risc (RER) processor. To evaluate the fault-tolerance capability of three target processors, we developed the base risc processor, FRR processor, and RER processor in SystemC hardware description language. We performed fault injection experiment using the three SystemC processor models and the SystemC-based simulation fault injection technique. From the experiments, for the 1-bit transient fault, the failure rate of the FRR, RER, and base risc processor were 1%, 2.8%, and 8.9%, respectively. For the 1-bit permanent fault, the failure rate of the FRR, RER, and base risc processor were 4.3%, 6.5%, and 41%, respectively. As a result, for 1-bit fault, we found that the FRR processor is more reliable among three processors.

The Reasonable SIL Determination by LOPA for HIPS Design of Flare Stack (LOPA분석에 의한 Flare Stack용 HIPS의 합리적 SIL결정)

  • Park, Jinhyung;Park, Kyoshik
    • Proceedings of the Korean Society of Disaster Information Conference
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    • 2023.11a
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    • pp.221-221
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    • 2023
  • 1969년에 발간된 API521 1st edition에서는 Flare Load 저감용으로 적용되는 HIPS (High Integrity Protection System)는 모두 Pressure Safety Valve의 고장확률보다 낮은 SIL 3 (Safety Integrity Level)등급을 적용할 것을 요구하고 있다. Flare Stack 저감용 HIPS는 주로 압축기 출력압력상승, Reboiler Steam 과다주입, 전력공급중단냉각펌프고장 등에 의한 Flare 발생을 예방하기 위한 기능을 가진 SIF (Safety Instrumented Function)로 구성된다. 하지만 2007년도 발간된 API521 5th edition에서는 LOPA (Layer Of Protection Analysis) 분석을 통해 Target SIL을 도출하는 것으로 요구사항을 변경했다. 이에 따라 이번 연구에서는 Flare Load에 가장 큰 영향을 미치는 시나리오 중 대표적인 시나리오를 대상으로 HAZOP(Hazard and Operability Study)과 LOPA분석을 실시해서 Target SIL이 어떻게 도출되는지를 연구했다. Flare Stack에서 Flare를 발생시키는 대표적인 시나리오들에 대해 LOPA분석을 실시한 결과 압축기 출력압력상승은 SIL 2, Reboiler Steam 과다주입은 SIL 3, 전력공급중단은 SIL 0, 냉각펌프고장은 SIL 0로 모두가 SIL 3 가 나오지는 않았다. SIF 설계 시 Target SIL을 만족시키는 것도 중요하지만 운전 시 SIL 등급이 계속 유지되게 하지 위해 인적오류, 시스템적 고장, 하드웨어고장 등에 의해 SIF 기능불능화가 되는 것을 예방하기 위한 기능안전관리시스템 (FSMS)를 적용하는 것도 중요하다.

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A Study On The Reliability Characteristics of Fail-Safe Control Logic (고장-안전 제어논리의 신뢰성 특성에 관한 연구)

  • 한상섭;이정석;김민수;이기서
    • Proceedings of the Korean Reliability Society Conference
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    • 2000.04a
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    • pp.247-253
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    • 2000
  • 본 논문은 정보 여분(Information Redundancy)에서의 에러 검출 코딩(Error Detect Coding) 기법을 이용하여 3-out-of-6 자체 검사기를 설계하고, 주기적인 코드(Frequency Coding) 주입을 통해 고장-안전 제어 논리를 모델링 했다. 고장-안전 제어 논리 모듈과 TMR(Triple Modular Redundancy)의 단일 모듈간에 대해서 신뢰성 병렬 수치 해석을 수행하였고, 이때 고장-안전 제어 논리가 기존의 하드웨어 여분 기법보다 시스템 소모비용과 기능적 오버헤드가 감소되어 기능신뢰성이 증가되는 결과를 얻었다.

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