• 한국신재생에너지학회:학술대회논문집
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• 2010.11a
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• pp.72.2-72.2
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• 2010

평판형 고체산화물 연료전지 스택의 고온 밀봉 구조에 대하여 설명하고 스택 운전 후 사후 분석을 통하여 밀봉재와 금속 분리판의 계면반응에 대하여 고찰하였다. 대표적인 고온 밀봉재인 Barium-Silicate 계 결정화 유리와 Fe-Cr 계 금속 분리판은 스택의 작동온도인 $700{\sim}850^{\circ}C$ 에서 고온 반응을 통하여 계면에 반응생성물을 형성하는 것이 확인되었다. 이러한 계면반응은 장기 운전시 SOFC 스택 성능 저하의 원인이 되고, 열 싸이클(작동온도${\leftrightarrow}$상온)을 가하면 계면반응 생성물이 delamination 되어 밀봉구조가 파괴되어 수명을 단축시키게 된다. 계면반응은 Fe-Cr 계 금속 분리판의 산화물인 Cr 산화물, Fe 산화물이 밀봉유리 소재와 반응을 일으키는 것이 주요 원인으로 판명되었다. SOFC 스택에서 열 싸이클시 계면반응에 의하여 기밀도가 감소하는 현상이 확인되었으며, 밀봉 구조의 어느 부분에서 계면반응이 진행되는지 관찰하였다. 이러한 계면반응을 막기 위해서는 금속 분리판과 밀봉유리 사이에 계면반응을 억제하는 보호층을 형성하는 방법이 효과적이다. 본 연구에서는 보호층으로서 밀봉유리 및 Fe-Cr 계 금속 분리판과의 계면반응성이 낮고 열팽창 계수가 비슷한 Yttria Stabilized Zirconia 층을 APS(Atmospheric Plasma Spray) 공정을 이용하여 형성하였다. 밀봉유리/YSZ 보호층/금속분리판은 gas-tight 한 밀봉 구조를 형성하였으며, YSZ 보호층은 밀봉유리와 Fe-Cr 계 금속 분리판 소재와 계면반응을 효과적으로 억제하는 것이 확인되었다.

• Proceedings of the Korean Vacuum Society Conference
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• 1999.07a
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• pp.143-143
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• 1999

Co/Ti 다층 박막을 제조하기 위해 직류원 마그네트론 스퍼터링 시스템을 이용하여 (100)실리콘 단결정 기판위에 Co와 Ti층을 각각 2/2, 5/5, 10/10 nm 정도의 두께로 조절하여 세가지 조성의 Co/Ti 다층 박막을 제조하였다. 이러한 Co/Ti 다층 박막의 후속 열처리는 Ar 가스분위기 하에서 Tube furnace를 이용하여 20$0^{\circ}C$와 30$0^{\circ}C$, 40$0^{\circ}C$의 온도에서 진행하였다. 증착초기에서부터 후속 열처리 공정을 진행하는 동안, Co/Ti 다층 박막에서의 계면반응을 미세 구조 변화 및 전기, 자기적 특성변화와 연관지어 관찰하였다. Co/Ti 다층 박막의 결정 구조와 미세 구조 변화를 관찰하기 위해 각각 X-선 회절기와 투과 전자 현미경을 사용하였고, 다층 박막의 전기적, 자기적 특성 변화를 관찰하기 위해 각각 4점 탐침기, 진동 시료형 자속계를 이용하였다. Co/Ti 다층 박막을 20$0^{\circ}C$의 저온에서 열처리를 한 경우에는 증착 초기의 계면반응에 의해 형성된 비정질 층이 성장하였고, 30$0^{\circ}C$와 40$0^{\circ}C$의 고온에서 열처리를 하는 경우에는 비정질 측의 성장보다는 새로운 화합물 CoTi 결정상이 형성되면서 비정질상은 오히려 감소하였다. 즉, Co/Ti 다층 박막의 계면 반응은 결정질 Co와 Ti을 계면 반응물로 소모시키면서 비정질 층을 성장시키는 비정질화 반응이 활발히 일어났다. 특히, 소모된 계면 반응물로 소모시키면서 비정질 층을 성장시키는 비정질화 반응일 활발히 일어났다. 특히, 계면 반응물로 소모시키면서 비정질 층을 성장시키는 비정질화 반응일 활발히 일어났다. 특히, 소모된 계면 반응물 Co와 Ti 중에서 Ti의 소모속도가 더 빠르게 관찰되었다. 이로부터 Ti 이 증착초기에서 저온 열처리 과정동안 Co/Ti 다층 박막의 계면에서 일어나는 비정질화 반응의 주 확산자로 작용했다는 것을 알 수 있다. 한편, 30$0^{\circ}C$와 40$0^{\circ}C$의 고온에서 열처리한 Co/Ti 다층 박막의 계면 반응은, 비정질 반응에 의한 비정질층의 형성보다는 새로운 화합물 결정질 CoTi상을 형성시키는 결정화 반응이 우세했다. Co/Ti 다층 박막의 전기적 저항은, 열처리에 의한 비정질 층의 생성 및 성장으로 인해 증가하였고 새로운 저저항 CoTi 결정상의 형성으로 인해 감소하는 것을 알 수 있었다. 또한 Co/Ti 다층 박막의 포화 자화값은, 열처리에 의한 계면에서의 비정질화 반응과 CoTi 결정화 반응으로 인해 강자성체인 Co 결정상이 감소됨에 따라 감소하는 경향을 나타냈다.

• Proceedings of the Materials Research Society of Korea Conference
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• 2012.05a
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• pp.82.2-82.2
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• 2012

캐패시터, 액추에이터와 같이 MIM (Metal-Insulator-Metal) 구조를 갖는 디바이스는 높은 소결온도를 갖는 세라믹 유전체/압전체와 고온 내산화성이 낮은 금속 전극의 적층 형태로 인하여 동시 열처리 공정에 있어서 많은 제약이 따른다. 본 연구에서는 소결온도를 대폭 낮춘 저온 소결용 PZT 압전체 테이프를 니켈 금속 포일에 적층하여 동시 열처리를 통하여 소결을 시도하였다. 동시 열처리된 MIM 디바이스의 세라믹과 금속 전극 계면의 미세구조 및 성분 분석을 통하여 계면 반응 기구를 확인하였고, 계면 반응층이 디바이스의 특성에 미치는 영향에 대한 정량적 분석을 수행하였다. 또한 열처리 시간에 따른 계면 반응층의 변화를 관찰하고 반응층의 변화가 특성에 미치는 영향을 분석하였다. 니켈 이외에 니켈 합금인 INCONEL 718과 PZT 세라믹과의 동시 소성을 시도하여 니켈, INCONEL 두 금속 기판과 PZT 사이에 생성되는 계면 반응층의 미세구조와 특성의 차이점을 비교하였고 디바이스로서 사용하기 위한 적합성 여부를 확인하였다.

• Proceedings of the International Microelectronics And Packaging Society Conference
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• 2003.11a
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• pp.76-79
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• 2003

본 실험에서는 $S0.7wt\%Cu,\;Sn3.8wt\%Ag0.7wt\%Cu$ solder와 금속층으로서의 좋은 특성을 가지고 있지만 아직 연구 보고 된 적 없는 Pt층과의 리플로 반응에 의해 형성되는 계면금속간화합물의 상 분석을 시도 하였다 또한 솔더내 Cu함량에 따른 계면금속간화합물의 변화에 대하여 연구하기 위해 $Sn1.7wt\%Cu$솔더와 Pt층의 계면반응 현상에 대한 연구도 수행하였다. $Sn0.7(1.7)wt\%Cu$솔더는 순수한 Sn과 Cu를 이용하여 중량비로 제조하였고, $Sn3.8wt\%Ag0.7wt\%Cu$솔더는 솔더페이스트를 사용하였다. 분석은 SEM, EDS, XRD를 이용하였다. 분석 결과 세 가지 무연솔더 모두에서 $PtSn_4$가 계면 금속간화합물로 존재함을 발견하였으며 $1.7wt\%Cu$를 포함한 솔더와 Pt와의 반응에서는 고용도 이상으로 첨가된 Cu에 의해 솔더 내부에 조대한 형상의 $Cu_6Sn_5$가 존재함을 SEM 및 EDS분석을 통하여 발견 하였다.

• Journal of the Microelectronics and Packaging Society
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• v.17 no.1
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• pp.1-7
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• 2010

Interfacial reaction characteristics of a Bi-10Cu-20Sb-0.3Ni Pb-free alloy on Cu pad was investigated by reflow soldering at $430^{\circ}C$. The thickness of interfacial reaction layers with respect to the soldering time was also measured. After the reflow soldering, it was observed that a $(Cu,Ni)_2Sb$, a $Cu_4Sb$ intermetallic layer, and a haze layer, which is consisted of Bi and $Cu_4Sb$ phases, were successively formed at the Bi-10Cu-20Sb-0.3Ni/Cu interface. The total thickness of the reaction layers was found to be linearly increased with increasing of the reflow soldering time up to 120 s. As the added Ni element did not participate in the formation of the thickest $Cu_4Sb$ interfacial layer, suppression of the interfacial growth was not observed.

• Journal of the Microelectronics and Packaging Society
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• v.19 no.1
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• pp.67-73
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• 2012

After flash memory card(FMC) was manufactured by $B^2it$ process, interfacial reaction of silver bump with thermal stress was studied. To investigate bonding reliability of Ag bump, thermal shock and thermal stress tests were conducted and then examined on the crack between Cu land and Ag bump interface. Diffusion reaction of Ag bump/Cu land interface was analyzed using SEM, EDS and FIB. The Ag-Cu alloy layer due to the interfacial reaction was formed at the Ag/Cu interface. As the diffusivity of Ag ${\rightarrow}$ Cu is faster than Cu ${\rightarrow}$ Ag, a lot of (Cu, Ag) alloy layers were observed at the Cu layer than Ag. These alloy layers contributed to increase the Cu-Ag bonding strength and its reliability.

• Applied Microscopy
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• v.29 no.2
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• pp.255-263
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• 1999

We have investigated the interfacial reactions in Co/Ti multilayer thin films prepared by DC Magnetron sputtering system. We observed that the amorphous Co-Ti phase formed by SSAR (Solid State Amorphization Reaction) upon annealing at $200^{\circ}C$. Upon annealing treatments at $300^{\circ}C\;and\;400^{\circ}C$, a crystalline phase of CoTi formed at the Co/Ti interface. The sheet resistance of Co/Ti multilayer thin film increased by the formation of the amorphous phase at the Co/Ti interface, which decreased by the formation of new crystalline compound CoTi.

• Proceedings of the Korea Crystallographic Association Conference
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• 2002.11a
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• pp.45-47
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• 2002

반도체 소자의 고집적화 및 고속화가 요구됨에 따라 MOSFET 구조의 게이트 절연막으로 사용되고 있는 SiO₂ 박막의 두께를 감소시키려는 노력이 이루어지고 있다. 0.1㎛ 이하의 소자를 위해서는 15Å 이하의 두께를 갖는 SiO₂가 요구된다. 하지만 두께감소는 절연체의 두께와 지수적인 관계가 있는 누설전류를 증가시킨다[1-3]. 따라서 같은 게이트 개패시턴스를 유지하면서 누설전류를 감소시키기 위해서는 높은 유전상수를 갖는 두꺼운 박막이 요구되는 것이다. 그러므로 약 25정도의 높은 유전상수를 갖고 5.2～7.8 eV 정도의 비교적 높은 bandgap을 갖으며, 실리콘과 열역학적으로 안정한 물질로 알려진 HfO2[4-5]가 최근 큰 관심을 끌고 있다. 본 연구에서는 HfO₂ 박막을 실제 소자에 적용하기 위하여 전극 및 열처리에 따른 HfO₂ 박막의 미세구조 및 전기적 특성에 관한 연구를 수행하였다. 이를 위해, HfO₂ 박막을 reactive DC magnetron sputtering 방법으로 증착하고, XRD, TEM, XPS를 사용하여 ZrO₂ 박막의 미세구조를 관찰하였으며, MOS 캐패시터 구조의 C-V 및 I-V 특성을 측정하여 HfO₂ 박막의 전기적 특성을 관찰하였다. HfO₂ 타겟을 스퍼터링하면 Ar 스퍼터링에 의해 에너지를 가진 산소가 기판에 스퍼터링되어 Si 기판과 반응하기 때문에 HfO₂ 박막 형성과 더불어 Si 기판이 산화된다[6]. 그래서 HfO₂같은 금속 산화물 타겟 대신에 순수 금속인 Hf 타겟을 사용하고 반응성 기체로 O₂를 유입시켜 타겟이나 시편위에서 high-k 산화물을 만들면 SiO/sub X/ 계면층을 제어할 수 있다. 이때 저유전율을 갖는 계면층은 증착과 열처리 과정에서 형성되고 특히 500℃ 이상에서 high-k/Si를 열처리하면 계면 SiO₂층은 증가하는 데, 이것은 산소가 HfO₂의 high-k 박막층을 뚫고 확산하여 Si 기판을 급속히 산화시키기 때문이다. 본 방법은 증착에 앞서 Si 표면을 희석된 HF를 이용해 자연 산화막과 오염원을 제거한 후 Hf 금속층과 HfO₂ 박막을 직류 스퍼터링으로 증착하였다. 우선 Hf 긍속층이 Ar 가스 만의 분위기에서 증착되고 난 후 공기중에 노출되지 않고 연속으로 Ar/O₂ 가스 혼합 분위기에서 반응 스퍼터링 방법으로 HfO₂를 형성하였다. 일반적으로 Si 기판의 표면 위에 자연적으로 생기는 비정질 자연 산화막의 두께는 10～15Å이다. 그러나 Hf을 증착한 후 단면 TEM으로 HfO₂/Si 계면을 관찰하면 자연 산화막이 Hf 환원으로 제거되기 때문에 비정질 SiO₂ 층은 관찰되지 않았다. 본 실험에서는 HfO2의 두께를 고정하고 Hf층의 두께를 변수로 한 게이트 stack의 물리적 특성을 살펴보았다. 선증착되는 Hf 금속층을 0, 10, 25Å의 두께 (TEM 기준으로 한 실제 물리적 두께) 로 증착시키고 미세구조를 관찰하였다. Fig. 1(a)에서 볼 수 있듯이 Hf 금속층의 두께가 0Å일때 13Å의 HfO₂를 반응성 스퍼터링 방법으로 증착하면 HfO₂와 Si 기판 사이에는 25Å의 계면층이 생기며, 이것은 Ar/O₂의 혼합 분위기에서의 스퍼터링으로 인한 Si-rich 산화막 또는 SiO₂ 박막일 것이다. Hf 금속층의 두께를 증가시키면 계면층의 성장은 억제되는데 25Å의 Hf 금속을 증착시키면 HfO₂ 계면층은 10Å미만으로 관찰된다. 그러므로 Hf 금속층이 충분히 얇으면 플라즈마내 산소 라디칼, 이온, 그리고 분자가 HfO₂ 층을 뚫고 Si 기판으로 확산되어 SiO₂의 계면층을 성장시키고 Hf 금속층이 두꺼우면 SiO/sub X/ 계면층을 환원시키면서 Si 기판으로의 산소의 확산은 막기 때문에 계면층의 성장은 억제된다. 따라서 HfO₂/Hf(Variable)/Si 계에서 HfO₂ 박막이 Si 기판위에 직접 증착되면, 순수 HfO₂ 박막의 두께보다 높은 CET값을 보이고 Hf 금속층의 두께를 증가시키면 CET는 급격하게 감소한다. 그러므로 HfO₂/Hf 박막의 유효 유전율은 단순 반응성 스퍼터링에 의해 형성된 HfO₂ 박막의 유전율보다 크다. Fig. 2에서 볼 수 있듯이 Hf 금속층이 너무 얇으면 계면층의 두께가 두꺼워 지고 Hf 금속층이 두꺼우면 HfO₂층의 물리적 두께가 두꺼워지므로 CET나 EOT 곡선은 U자 형태를 그린다. Fig. 3에서 Hf 10초 (THf=25Å) 에서 정전 용량이 최대가 되고 CET가 20Å 이상일 때는 high-k 두께를 제어해야 하지만 20Å 미만의 두께를 유지하려면 계면층의 두께를 제어해야 한다.

• Electrical & Electronic Materials
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• v.5 no.2
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• pp.224-236
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• 1992

본 논문에서는 내부전극을 갖는 마이카-에폭시 복합시료의 계면정합상태에 따른 계면층에서의 절연파괴특성에 대해 조사 연구하였다. 실험결과, 계면은 이상수지층으로 작용되며 마이카는 계면결합제와의 화학적반응 및 흡착에 의해 친수성이 적어짐을 확인하였고 또한 계면의 정합상태는 계면결합제의 수용액 농도에 의해 좌우되었다. 계면정합이 불량하면 인가전압의 상승에 따라 부분방전량의 증가 및 발생빈도의 직선적인 증가 특성이 보이며 계면정합이 양호한 경우는 방전량이 포화되는 시점에서 발생빈도는 지수함수적으로 증가되었다.

• Proceedings of the Materials Research Society of Korea Conference
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• 1993.05a
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• pp.64-65
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• 1993

MPB 조성영역인 Zr/Ti=52/48의 composite ceramic target을 사용하여 RF magnetron sputtering 방법으로 기판온도 약 30$0^{\circ}C$에서 RZT 박막을 Pt/Ti/Si 기판위에 증착시켰다. 안정상인 perovskite 구조를 형성시키기 위하여 PbO분위기에서 furnace annealing 과 Repid thermal annealing을 실시하여 열처리 방법에 따른 상형성 및 계면반응과 그에 따른 전기적 특성을 고찰 하였다. Pt 의 두께가 250$\AA$인 경우 furnace annealing 시 $650^{\circ}C$에서 perouskite 상이 형성되었으나 Pt층이 산소의 확산을 방지하지 못하여 상부의 Ti 층이 TiOx로 변태하였으며 하부의 Ti는 Si 과 반응하여 Ti-silicide 롤 변태하였다. 또한 75$0^{\circ}C$,60sec 인 경우 Pt 층의 응집화가 관찰되어 하부전극으로서 적용이 적절하지 못하다. 급속열처리를 실시한 경우에도 마찬가지로 Ti 층이 TiOx 와 silicide 층으로 변태되었다. Pt의 두께가 1000$\AA$인 경우에도 250$\AA$와는 달리 RTA 시 (III)방향으로 Furace annealing 시(001)방향으로 우선 성장하였다. 이는 Ti(001), P(111),PZT(111)면의 lattic mismatch 가 매우 작은데다 RTA 시 계면반응이 거의발생하지 않아 PZT 박막이 (111) 방향으로 우선 성장한 것으로 보인다. Furnace annealing 경우는 심한 계면반응이 발생하여 Pt층에 어느 정도 영향을 주었기 때문에 우선성장 방향이 바뀌었다구 생각한다.