초임계환경에서 작동하는 케로신/액체산소 동축와류형 분사기의 혼합특성을 수치적으로 연구하였다. 케로신 물성치를 계산하기 위하여 써로게이트 모델이 적용되었다. 난류모델은 LES를 기반으로 하였고, 초임계영역의 상태량을 계산하기위해 SRK 상태방정식, 점성계수와 열전도도에 대하여 Chung이 제안한 고압상태 혼합물에 대한 방정식, 확산계수에 대하여 Fuller 이론에 Takahashi가 제안한 고압상태의 특징을 고려한 식을 적용하였다. 연소실 압력변화에 따른 분사기와 연소실에서의 열역학적 물성치와 혼합특성을 관찰하였다. 또한 분사기의 압력섭동 스펙트럼밀도를 분석하였다.
본 논문은 밀리미터파 대역 무선통신 시스템 송신부의 응용을 위해 CPW 구조를 이용하여 V-band용 상향 주파수 혼합기와 2단 구동증폭기를 설계$\cdot$제작하였다. 능동소자는 본 연구실에서 제작한 $0.1{\mu}m$ 게이트 GaAs Pseudomorphic HEMTs(PHEMTs)를 사용하였으며 입$\cdot$출력단은 CPW를 사용해 정합 회로를 설계하였다. 제작된 상향 주파수 혼합기는 LO power 5.4 dBm, 2.4 GHz IF 신호를 -10.25 dBm으로 입력하였을 때 Conversion Loss 1.25 dB, LO-to-RF Isolation은 58 GHz에서 13.2 dB의 특성을 나타내었다 2단 구동 증폭기는 측정결과 60 GHz에서 S21 이득 13 dB, $58\;GHz\;\~\;64\;GHz$ 대역에서 S21 이득 12 dB 이상을 유지하는 광대역 특성을 얻었고 증폭기의 Pl dB는 3.8 dBm, 최대 출력전력은 6.5 dBm의 특성을 얻었다.
This paper is concerned with a performance analysis using a wired/wireless gateway based on DeviceNet. For the performance analysis, the data transmission time between DeviceNet and the wireless devices is investigated and analyzed. The experimental results show the perfom1ance in terms of the polling/COS service time and end-to-end delay.
2.4 GHz 대역 WLL 단말기용 GaAs MESFET MMIC 송신기를 설계하고 제작하였다. 설계된 송신기는 이중 평형 능동형 혼합기와 전압 부궤환 구조를 갖는 2단 구동증폭기로 구성하였다. 특히, 한 쌍의 소스 접지-게이트 접지(Common-Source. Common -Gate: CSCG) 구조를 사용하여 IF 입력 선호의 비대칭성으로 인한 동작영역 감소를 보상하였다. 또한 MESFET의 단자간 위상 특성을 이용하여 국부 발진기(La) 신호의 누설 전력을 억제 하였다. 제작된 칩의 크기는 $0.75\times1.75 mm^2$이었고 측정 결과 2.7 V. 55.2 mA에서 386 dB의 변환이득. 11.6 dBm 의 출력$P_{idB}$ 구동증폭기의 RF 출력 -5dBm에서 - 31.5 dBc의 IMD3의 특성을 얻었다. 따라서 제작된 송신기는 WLL 단말기에 적용 가능하다.
본 논문에서는 DGFET를 이용한 초고주파용 분포형 믹서가 연구되었다. 분포형 믹서 회로는 게이트, 드레인 전송선로와 입, 출력단에서 정합회로 및 DGFET들로 구성된다. RF와 LO신호가 각 게이트 전송선로의 입력 단에 인가되면, DGFET의 전달 컨덕턴스를 통해 드레인 전송선로로 전달되며, 각 드레인단의 출력된 신호들은 설계에 따라 동위상으로 더해지게 되고, 이러한 형태의 믹서는 변환이득을 개선할 수 있을 뿐만 아니라 각 소자의 임피던스가 전송선로에 흡수되므로 초광대역을 특성을 갖는다. 또한, 보다 높은 주파수까지 광대역 특성을 갖게 하기 위해서 각 전송선로의 입 출력 단에 m-유도 영상 임피던스 개념을 도입하여 입 출력 단을 정합 하였다, 이러한 분포형 믹서를 마이크로스트립 기판 위에 설계 및 제작하였고 광대역 특성 및 변환이득, RF/LO 분리도 등을 컴퓨터 시뮬레이션 및 실험을 통해 검증하였다.
유한체 $GF(2^n)$ 연산을 바탕으로 구성되는 암호시스템의 효율적 구현을 위하여 유한체의 곱셈의 하드웨어 구현은 중요한 연구 대상이다. 공간 복잡도가 낮은 병렬 처리 유한체 곱셈기를 구성하기 위하여 Divide-and-Conquer와 같은 방식이 유용하게 사용된다. 대표적으로 Karatsuba와 Ofman이 제안한 카라슈바(Karatsuba-Ofman) 알고리즘과 다중 분할 카라슈바(Multi-Segment Karatsuba) 방법이 있다. Leone은 카라슈바 방법을 이용하여 공간 복잡도 효율적인 병렬 곱셈기를 제안하였고 Ernst는 다중 분할 카라슈바 방법의 곱셈기를 제안하였다. [2]에서 제안한 방법을 개선하여 [1]에서 낮은 공간 복잡도를 필요로 하는 $MSK_5$ 방법과 $MSK_7$ 방법을 제안하였으며, [3]에서 곱셈 방법을 혼합하여 곱셈을 수행하는 방법을 제안하였다. 본 논문에서는 [3]에서 제안한 혼합 방법에 [1]에서 제안한 $MSK_5$ 방법을 추가로 혼합하는 혼합 방법을 제안한다. 제안하는 혼합방법을 적용하여 곱셈을 구성하면 l>0, $25{\cdot}2^l-2^l을 만족하는 차수에서 [3]에서 제안한 혼합 방법보다 $116{\cdot}3^l$만큼의 게이트와 $2T_X$ 만큼의 시간 지연이 감소한다.
본 논문에서는 한국형 표준 해쉬 알고리듬인 HAS-160을 구현하는 프로세서를 설계하였다. 각 단계연산에 사용되는 4개의 가산기는 연산성능을 높이기 위해 5:3 및 3:2 캐리보존 가산기(carry-save adder)와 캐리선택가산기(carry-select adder)의 혼합구조를 사용하였다. 설계된 HAS-160 프로세서는 512 비트 메시지로부터 160 비트의 해쉬코드를 생성하는데 82 클록주기가 소요되며, 50 MHz@3.3-V로 동작하는 경우 312 Mbps의 성능을 나타낸다. $0.35-{\mu}m$ CMOS 셀 라이브러리로 합성한 결과 약 17,600개의 게이트로 구현되었다.
AIGaAs/GaAs HBT를 이용한 고속 디지틀 시스템에 사용 될 CML OR/NOR 논리게이트를 설계하였다. HBT모델링은 직접 추출법, Gummel-poon모델을 혼합한 형태로 등가회로를 얻었으며 PSPICE를 이용한 시뮬레이션 결과, 전달지연시간이 25ps로써 차단 토글주파수가200Hz에 이르는 초고속 특성을 가지고 기 보고된 HBT의 ECL이나 ME.IFET SCFL에 비하여 noise margin이 커서 입력변동에 비한 잡음에 강하며 fan-out특성이 우수함을 확인하였다.
In this study, we have been synthesized the dielectric layer using pure organic and organic-inorganic hybrid precursor on flexible substrate for improving of the organic thin film transistors (OTFTs) and, design and fabrication of organic thin-film transistors (OTFTs) using small-molecule organic semiconductors with pentacene as the active layer with record device performance. In this work OTFT test structures fabricated on polymerized substrates were utilized to provide a convenient substrate, gate contact, and gate insulator for the processing and characterization of organic materials and their transistors. By an adhesion development between gate metal and PI substrate, a PI film was treated using $O_2$ and $N_2$ gas. The best peel strength of PI film is 109.07 gf/mm. Also, we have studied the electric characteristics of pentacene field-effect transistors with the polymer gate-dielectrics such as cyclohexane and hybrid (cyclohexane+TEOS). The transistors with cyclohexane gate-dielectric has higher field-effect mobility, $\mu_{FET}=0.84\;cm^2/v_s$, and smaller threshold voltage, $V_T=-6.8\;V$, compared with the transistor with hybrid gate-dielectric.
본 논문에서는 부성 자계 결합을 이용한 C-DGS를 제안하고, 이를 이용하여 차단 특성이 향상된 대역 저지 여파기(Bandstop Filter: BSF)를 설계하였다. 제안된 C-DGS는 부성 자계 결합을 이용하기 위해서 DGS 사이의 거리를 좁힌 구조로 부성 자계 결합의 효과로 인하여 차단 특성이 크게 향상된다. C-DGS를 이용한 BSF는 기존 연구 보고된 양면 BSF의 DGS 및 변형된 마이크로스트립 사이의 거리를 좁힘으로써 DGS 사이에 부성 자계 결합을 발생시킨 구조로 차단 특성은 3단 구조에서 -64.3 dB/GHz, 5단 구조에서 -108 dB/GHz 가지며, $4{\sim}11.3$ GHz의 -10 dB 저지 대역을 가진다. 특히, Bragg 법칙의 최대 반사 조건을 만족하는 BSF의 3단 구조와 비교하여 차단 특성을 3.8배 향상시켰고 크기를 35.2 % 감소시켰으며, 5단 구조와 비교하여 차단 특성을 2.4배 향상시켰고 크기를 40 % 감소시켰다. 또한, C-DGS를 이용한 BSF를 이용하여 단일 게이트 혼합기를 설계하여 6.6 dB의 변환 이득을 가짐을 확인하였다.
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[게시일 2004년 10월 1일]
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