• 한국진공학회:학술대회논문집
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• 한국진공학회 2014년도 제46회 동계 정기학술대회 초록집
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• pp.445.2-445.2
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• 2014

표면 조직화의 목적은 태양전지 표면에서의 입사되는 빛의 반사율을 감소 시키고, 웨이퍼 내에서 빛의 통과 길이를 길게 하며, 흡수되는 빛의 양을 증가시키는 것이다. 본 연구에서는 여러 가지 표면 조직화 공정 기술을 이용하여 표면 형상에 따른 광 변환 효율에 대해 연구하였으며, 셀을 제작하여 전기적 특성과 광학적 특성의 상관관계를 분석하였다. KOH를 이용한 표면 조직화, 산 증기를 이용한 표면 조직화, 반응성 이온 식각을 이용한 표면 조직화, 금속 촉매 반응을 이용한 표면 조직화 공정 기술을 이용하여 표면 조직화 공정을 진행하였다. 셀 제작 결과, 반사도 결과와는 상반되는 결과를 얻을 수 있었다. 표면 조직화 형상에 따른 셀 효율의 변화는 도핑 프로파일과 표면 재결합 속도의 변화 때문이라 생각되며 더 명확한 분석을 위해 양자 효율을 측정하여 분석을 시도하였다. 표면 조직화 공정 기술별 도핑 프로파일을 보면 KOH를 이용한 표면 조직화 공정을 제외한 나머지 표면 조직화 공정들의 도핑 프로파일은 불균일하게 형성되어 있는 것을 확인 할 수 있다. 양자 효율 측정 결과 단파장 대역에서 낮은 응답특성을 가지는 것을 확인 할 수 있었다. 그 이유는 낮은 반사도를 가지는 표면 조직화 공정의 경우 나노사이즈의 구조를 갖기 때문에 균일한 도핑 프로파일을 얻지 못해 전자, 정공의 분리가 제대로 이루어지지 못하였고 표면 재결합 속도증가의 원인으로 단락전류와 개방전압이 낮아져 효율이 떨어진 것으로 판단된다. 결과적으로 낮은 반사율을 갖는 표면 조직화 공정도 중요하지만 표면 조직화 공정 기술에 따른 균일한 도핑 프로파일을 갖는 공정을 개발한다면 단파장 응답도가 향상되어 단락전류밀도와 개방전압 상승효과를 얻을 수 있을 것이라 판단된다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제41회 하계 정기 학술대회 초록집
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• pp.362-363
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• 2011

태양광 발전산업에서 현재 주류인 결정 실리콘 태양전지의 변환효율은 꾸준히 향상되고 있으나, 태양전지의 가격이 매년 서서히 하강되고 있는 실정에서 결정질 실리콘 가격의 상승 등으로 부가가치창출에 어려움이 있으며, 생산 원가를 낮출 수 있는 태양전지 제조기술로는 2세대 태양전지로 불리는 박막형이 현재의 대안이며, 특히 에너지 변환 효율과 생산 원가에서 장점이 있는 것이 CIGS 박막태양전지로 판단된다. 화합물반도체 베이스인 CIGS 박막태양전지는 연구실에서는 세계적으로 20.3% 높은 효율을 보고하고 있으며, 모듈급에서도 13% 효율로 생산이 시작되고 있다. 국내에서도 연구실 규모뿐만 아니라 대면적(모듈급) CIGS 박막 태양전지 증착용 장비, 제조공정 등의 기술개발이 진행되고 있다. CIGSe2를 광흡수층으로 하는 CIGSe2 박막 태양전지의 구조는 여러 층의 단위박막(하부전극, 광흡수층, 버퍼층, 상부투명전극)을 순차적으로 형성시켜 만든다. 본 연구에서 광흡수층은 스퍼터링 방법으로 CIG precusor를 먼저 만들고, 그 위에 증발법으로 Se를 증착한 다음, 열처리 조건으로 CIGSe2 박막태양전지를 제작하였다. 제작된 CIGSe2 박막태양전지는 열처리 조건에 따라서 에너지 변환효율이 3.3에서 9.5%까지 다양하게 측정되었으며, 본 연구의 최고효율이 측정된 디바이스에서 개방전압은 0.48 V, 전류밀도는 33 mA/cm였으며, 그리드 전극을 제외한 디바이스의 면적은 0.57 cm2였다. 본 연구에서는 셀렌화 열처리 조건에 따른 CIGSe2 박막태양전지의 효율 측면을 고려하였지만, 더 높은 에너지 변환효율을 갖기 위해서 좀 더 높은 에너지 밴드갭과 개방전압, 낮은 직렬저항과 높은 shunt 저항 값 등의 상호 의존성에 대해서 연구결과들을 논하고자 한다.

• 한국응용약물학회:학술대회논문집
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• 한국응용약물학회 1994년도 춘계학술대회 and 제3회 신약개발 연구발표회
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• pp.185-185
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• 1994

관상동맥은 전기적으로 자극하여도 활동전위가 쉽게 유발되지 않는 조직인데, 이는 세포내의 $Ca^{2+}$에 의해서 활성화되는 $K^{+}$통로때문이라고 여겨지고 있다. 저자들은 단일 이온통로 수준에서 이러한 관상동맥 $K^{+}$ 통로의 성질을 조사하고, 아울러 $K^{+}$ 통로 개방제를 포함한 몇가지 약물이 $K^{+}$ 통로에 미치는 영향을 알아보고자 본 연구를 수행하였다. 막소포는 돼지의 심장에서 관상동맥을 분리하여 균질화 및 원심분리하여 준비하였으며, sucrose 20/30%에 있는 층을 취하여 분주한 후 -7$0^{\circ}C$로 보관하여 사용하였다. 평지방막은 1-palmitoyl, 2-oleoyl-phosphatidyl ethanolamine과 1-palmitoyl, 2-oleoyl phosphatidylcholine (4:1)을 n-decane에 녹인지방액(25mg/m1)을 200 $\mu\textrm{m}$의 구멍에 칠하여 만들었다. 단일 $K^{+}$ 통로는 막소포 (1-5$\mu\textrm{g}$/ml)를 평지방막의한쪽에 추가하고 자석으로 저어 융합이 되도록 하였으며, 통로의 활성은 막의 양쪽에 150 mM KCI, 10 mM HEPES-KOH, 0.5 mM EGTA, 0.6 mM $CaCl_2$ (pH 7.2)로 된용액이 존재하는 상태에서 막전압을 다르게 하며 기록하였다. 단일 이온 통로 전류는 amplifier를 통하여 VCR tape에 녹화하여 후에 분석에 이용하였으며, 동시에 종이기록지에 기록하였다. 단일이온통로 활성의 분석은 pClamp (Ver5.5)를 이용하여 수행하였다. 관상동맥에서 가장 흔히 기록되는 이온통로는 막전압과 $Ca^{2+}$의 농도에 의하여 변하는 $K^{+}$ 통로이었는데 pCa 4.0과 -10 mV에서 초기 활성도(Po)는 0.1에서 0.8까지 다양하였다. 전류와 전압과의 관계는 -60 - +60mV의 전압범위에서 직선형이었다.

• 한국식품과학회지
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• 제30권4호
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• pp.842-847
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• 1998

Ohmic heating은 식품에 교류 전류를 흘려줄 때 식품 내부에 전기 저항열이 발생되는 것을 이용한 것으로, 이를 기존의 수해동법에 적용하여 해동시간의 단축과 그에 따른 품질 향상 효과를 연구하였다. 자체 제작한 ohmic 수해동 장치에 동결육$(10{\times}10{\times}10{\;}cm)$을 넣고 해동 실험하였다. 윗면이 개방된 acryl box$(12{\times}12{\times}12{\;}cm)$를 용기로 사용하였으며, stainlesssteel 전극$(10{\times}10{\;}cm)$을 양쪽 벽면에 설치하였다. 용기 내 물의 온도를 $20^{\circ}C$ 또는 $10^{\circ}C$로 고정하였다. 해동시간은 동일한 주파수(60 Hz)에서 전압을 높여줄수록$(60{\sim}210{\;}V)$ 단축되었으며, 수해동만을 한 경우에 비해 최고 1/4 이상 단축되었다. 동일한 전압에서 주파수가 높아질수록 $(60{\sim}60{\;}kHz)$ 해동시간이 단축되었으나 그 효과는 크지 않았다. 수해동만을 한 경우나 높은 전압을 적용한 경우보다 낮은 전압을 적용한 경우 drip loss가 적었고 보수력이 우수하였다.

• 전력전자학회논문지
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• 제11권2호
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• pp.164-171
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• 2006

본 논문에서는 BLDC 전동기 구동용 인버터의 한 상에서 개방된 형태의 스위치 고장이 발생하여도 구동 시스템의 제어 성능을 유지하기 위한 고장 허용 시스템이 제안되었다. 고장의 확인 방법은 실제 전류와 기준 전류의 오차를 이용하는 방법과 인버터 하단에 전압센서를 추가하는 방법 등 두 가지 형태가 제안되었다. 시스템의 재구성 방법은 고장이 발생한 상을 양방향 스위치에 의해 직류-링크 중성점과 연결하여 4 스위치 구동의 형태로 구성하였다. 제안한 고장 허용 시스템은 짧은 고장 검출 시간과 시스템 토폴로지의 재구성에 의해 고장 발생 후 제어 성능을 빠르게 회복하여 연속적인 시스템 운영이 가능하다. 제안한 고장 허용 시스템의 우수한 성능은 시뮬레이션을 통하여 검증하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2015년도 제46회 하계학술대회
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• pp.541-542
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• 2015

초고압 차단기는 개방 또는 투입 기능을 수행시 과도현상에 의한 개폐서지(Switching Surge)가 발생하여 차단기 구성품들에 부담이 가해진다. 초고압 차단기용 개폐제어 장치는 이러한 차단기의 개폐 동작시 차단기 접점의 분리 또는 접촉 순간을 제어하여 개폐서지를 최소화함으로써 접점의 마모와 구성품에 가해지는 스트레스를 감소시키는 장치이다. 즉, 차단기에 인가되는 전압의 위상을 기준으로 원하는 개폐시점에서 개방 및 투입이 일어나도록 제어하는 기기이다. 국외에서는 해외 선진사들이 이미 초고압 차단기용 개폐제어 장치를 상용화하여 현장에 적용하고 있으며, 국내에서는 기술의 검토 단계를 지나서 장치를 개발하고 시험하여 상용화하는 단계로 진입하고 있다. 본 논문에서는 상용화를 위하여 개발된 초고압 차단기용 개폐제어 장치에 대하여 하드웨어 구성을 소개하고, 운영 소프트웨어를 설명하며, 개폐제어 장치의 개폐제어 동작 성능을 자체 모의시험과 GIS(Gas Insulated Switchgear) 차단부와의 연계 시험을 통하여 평가한다.

• 조명전기설비학회논문지
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• 제22권6호
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• pp.1-6
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• 2008

본 논문에서는 전자식 안정기의 출력이 개방 또는 단락되었을 경우에 대한 보호 회로를 설계하였다. 전자식 안정기의 출력이 개방되었을 경우 일정한 주기의 고전압이 발생하여 스위치 소자에 전압 스트레스를 가하게 된다. 또한 출력이 단락되었을 경우 과전류가 흐르게 되어 안정기 발열 및 반도체 소자의 수명 감소 등 문제가 발생하게 된다. 이를 해결하고자 TTL 소자 및 수동 소자로 구성된 보호 회로를 제안하였으며 제안된 보호 회로는 저단가 구현 및 높은 신뢰성의 장점이 있다. 제안된 보호 회로를 실제 안정기에 연결하여 상황별 실험을 통하여 유용함을 증명하였다.

• 전자공학회논문지SC
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• 제48권1호
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• pp.31-38
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• 2011

다양한 산업 응용분야에 사용되는 전동기 구동시스템의 고장은 심각한 문제를 초래한다. 본 논문에서는 전압형 PWM 인버터의 스위치 개방고장에 대한 검출 기법을 제안한다. 제안방법은 dq 전류를 정규화하여 dq 상전류의 평균값으로 고장을 검출하고 1차 분류를 실시한다. 분류된 결과에 따라 dq 상전류의 관계, 값의 범위, 전류의 분포 위치 등의 특정을 이용하여 2차 분류를 실시하여 그 결과로 고장 스위치를 진단한다. 제안방법은 MATLAB을 이용하여 인버터 스위치 개방고장진단에 관한 모의실험을 수행하였고 제안방법의 실용성을 입증하였다. 제안방법은 간단한 알고리즘으로 구현이 가능하며 그로 인해 일반적인 유도전동기 구동시스템에 추가하여 사용하는 것이 가능하다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2016년도 추계학술대회
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• pp.61-62
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• 2016

본 논문에서는 ultra wide band(UWB) 대역(3.1-10.6 GHz)에서 동작하는 소형 계단형 개방 슬롯 안테나의 설계 방법에 대하여 연구하였다. 계단형 개방 슬롯 안테나의 접지면에 L형 슬롯을 추가하여 낮은 주파수에서 공진이 발생하도록 하여 소형화하고, 중간주파수 및 고주파수 대역에서 이득을 높이기 위해 스트립 도파기를 추가하였다. L형 슬롯의 길이, 도파기와 슬롯 안테나 사이의 간격 및 도파기의 길이에 따른 입력 반사계수와 이득 특성을 분석하였다. $30mm{\times}30mm$ 크기로 최적화된 안테나를 FR4 기판 상에 제작하고 특성을 실험한 결과 전압 정재파비(voltage standing wave ratio; VSWR)가 2 이하인 대역은 3.02-11.04 GHz으로 UWB 대역에서 동작함을 확인하였다.

• 한국정보통신학회논문지
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• 제15권11호
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• pp.2457-2464
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• 2011

본 논문에서는 압전 소자를 이용한 진동에너지 하베스팅 회로를 설계하였다. 압전소자의 전력-전압 특성을 이용하여 최대 전력을 부하로 전달하기 위한 MPPT(Maximum Power Point Tracking) 제어 기능을 구현하였다. MPPT 제어 회로는 압전소자의 출력 단에 연결된 전파 정류회로의 개방회로 전압을 주기적으로 샘플링하여 최대 가용전력이 생성되는 지점을 추적하고 이를 부하로 전달하는 역할을 한다. 제안된 진동에너지 하베스팅 회로는 $0.18{\mu}m$ CMOS 공정으로 설계하였다. 모의실험 결과 설계된 회로의 최대 전력 효율은 91%이고, pad를 제외한 칩 면적은 $700{\mu}m{\times}730{\mu}m$이다.