중성자에 조사 $(fluence: 2.3\times10^{19}ncm^{-2}, 553 K, E\geq1.0 MeV)$된 Mn-Mo-Ni 저 합금강 모재의 열처리 회복 거동을 조사하기 위하여 등시소둔과 등온소둔을 수행하여 회복 활성화에너지, 회복 반응차수 그리고 회복 반응률상수를 결정하였다. 열처리 후 회복은 비커스 미세 고온경도기로 측정하였고 실험결과를 이용, 열처리 회복단계, 회복결함들의 거동 및 회복 kinetics을 분석하였다. 실험결과 2단계의 회복구간(stage I : 703-753K, stage II : 813K-873K)이 나타났으며 각 단계의 회복활성화 에너지는 2.50 eV(1단계) 및 2.93 eV(2단계)이었다. 조사재와 비조사재의 등시소둔 곡선의 비교를 통하여 813K에서 RAH(radiation anneal hardening) 피크를 확인할 수 있었다. 743K 및 833K에서 수행한 등온소둔 결과, 회복의 60%가 모두 120분 이내에 일어나는 것으로 관찰되었다. 회복 반응차수는 두 회복구간에서 모두 2로 나타났으며 회복 반응율상수는 $3.4\times10^{-4}min^{-1}$(1단계)과 $7.1\times10^{-4}min^{-1}$(2단계) 이었다. 이상의 결과와 기 발표된 자료들을 함께 분석한 결과, 본 재료의 회복은 오랜 중성자조사로 형성된 점결함 집합체들이 열처리에 의한 분해와 Fe 기지에 격자간 원자로 존재하던 self-interstitial들과 vacancy들의 재결합에 의해 일어나는 것으로 해석된다.
저압 화학 증착법으로 증착된 다결정실리콘에 As를 이온주입하여 As농도와 $25~105^{\circ}C$ 범위의 측정온도에 따른 비저항의 변화를 조사하였다. 비저항이 최대가 되는 적정 As농도가 존재하였으며 이때 비저항의 온도의존성면에서 활성화에너지 값도 최대를 보였다. Passivation공정후 감소된 비저항이 $O_2$플라즈마 처리와 $N_2$ 분위기에서의 열처리에 의하여 회복되는 현상에 대하여 설명한다.
We propose an improvement method for a $\underline{G}ate$$\underline{OX}ide(GOX)$ thinning at the edge of $\underline{S}hallow$$\underline{T}rench$$\underline{I}solation(STI)$, when STI is adopted to Dual Gate Oxide(DGOX) Process. In the case of SOC(System On-a-Chip), the DGOX process is usually used for realizing both a low and a high voltage parts in one chip. However, it is found that the severe GOX thinning occurs from at STI top edge region and a dent profile exists at the top edge of STI, when conventional DGOX and STI process carried out in high density device chip. In order to overcome this problem, a new DGOX process is tried in this study. And we are able to prevent the GOX thinning by H2 anneal, partially SiN liner skip, and a method which is merged a thick sidewall oxide(S/O) with a SiN pull-back process. Therefore, a good subthreshold characteristics without a double hump is obtained by the prevention of a GOX thinning and a deep dent profile.
약 28$0^{\circ}C$에서 4.84$\times$$10^{18}$ n/$\textrm{cm}^2$의 중성자 조사를 받은 원자로 압력용기강 A533B Cl.1 기 지 금속(base metal)을 열처리한 후, 미세경도 측정과 양전자 소멸법을 사용해서 조사경화회복기구에 관한 더 정확한 연구를 하였다. 등시소둔 실험에 의해 2가지 회복과정이 존재한다는 것을 알 수 있었다. 첫번째 회복과정은 280-35$0^{\circ}C$ 사이에서 일어나며 양전자 소멸법에 의한 몇가지 파라메타 즉, 양전자 수명, 양전자 소멸밀도(I)와 Ip, Iw, R파라메타 값들에 의하면 이 회복과정에서 공공응집(agglomeration of vacancies)과 단위공공의 소멸(annihilation of monovacancies)이 일어나는 것으로 해석되었다. 또한 두번째 회복과정은 405$^{\circ}C$ 이상의 고온에서 발생하며, 양전자소멸 파라메타들은 공공형 결함 주위에 부착되었던 탄소원자의 용해, 석출물의 용해 그리고 단위공공의 소멸이 이 회복과정에서 일어나는 것으로 해석되었다. 그러고 두 회복과정의 중간 온도 영역인 305-405$^{\circ}C$에서는 탄소가 부착된 공공결집체 (vacancy clusters)의 형성과 석출물의 형성에 의한 소둔중경화(radiation anneal hardening)가 일어나는 것으로 해석되었다. Meechan-Brinkman 방법을 이용하여 활성화 에너지와 반응차수 및 그외 회복특성을 구하였다. 첫번째 회복과정의 활성화 에너지는 1.76eV로, 두번째 회복과정의 값은 2.00eV로 결정되었다. 이 값들은 다른 연구결과에 비해 낮은 편인데 이 차이는 이 연구에서 사용된 압력용기강의 낮은 탄소양에 의한 것으로 생각된다. 또한 첫번째 회복과정의 반응차수는 1.78로 두번째 회복과정의 반응차수는 1.67로 결정되었다. 회복과정에서의 반응차수가 정수가 아닌 것은 한 회복과정에 1차나 2차의 반응차수를 가진 몇 가지 기구들이 복합되어 있기 때문인 것으로 생각된다. 이것은 양전자 소멸의 몇 가지 파라메타에 의한 결과를 뒷받침한다.
Lee Jang Hee;Na Keeyeol;Kim Kwang-Ho;Lee Hyung Gyoo;Kim Yeong-Seuk
대한전자공학회:학술대회논문집
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대한전자공학회 2004년도 ICEIC The International Conference on Electronics Informations and Communications
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pp.343-347
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2004
High oxidation temperature of SiC shows a tendency of carbide formation at the interface which results in poor MOSFET transfer characteristics. Thus we developed oxidation processes in order to get low interface charge densities. N-type 6H-SiC MOS capacitors were fabricated by different oxidation processes: dry, wet, and dryreoxidation. Gate oxidation and Ar anneal temperature was $1150^{\circ}C.$ Ar annealing was performed after gate oxidation for 30 minutes. Dry-reoxidation condition was $950^{\circ}C,$ H2O ambient for 2 hours. Gate oxide thickness of dry, wet and dry-reoxidation samples were 38.0 nm, 38.7 nm, 38.5 nm, respectively. Mo was adopted for gate electrode. To investigate quality of these gate oxide films, high frequency C- V measurement, gate oxide leakage current, and interface trapped charge densities (Dit) were measured. The interface trapped charge densities (Dit) measured by conductance method was about $4\times10^{10}[cm^{-1}eV^{-1}]$ for dry and wet oxidation, the lowest ever reported, and $1\times10^{11}[cm^{-1}eV^{-1}]$ for dry-reoxidation
$Er^{3+}$ ion shows a stable and efficient luminescence at 1.54mm due to its $^4I_{13/2}\;{\rightarrow}\;^4I_{15/2}$ intra-4f transition. As this corresponds to the low-loss window of silica-based optical fibers, Er-based light sources have become a mainstay of the long-distance telecom. In most telecom applications, $Er^{3+}$ ions are excited via resonant optical pumping. However, if nanocluster-Si (nc-Si) are co-doped with $Er^{3+}$, $Er^{3+}$ can be excited via energy transfer from excited electrical carriers in the nc-Si as well. This combines the broad, strong absorption band of nc-Si with narrow, stable emission spectra of $Er^{3+}$ to allow top-pumping with off-resonant, low-cost broadband light sources as well as electrical pumping. A widely used method to achieve nc-Si sensitization of $Er^{3+}$ is high-temperature annealing of Er-doped, non-stoichiometric amorphous thin film with excess Si (e.g.,silicon-rich silicon oxide(SRSO)) to precipitate nc-Si and optically activate $Er^{3+}$ at the same time. Unfortunately, such precipitation and growth of nc-Si into Er-doped oxide matrix can lead to $Er^{3+}$ clustering away from nc-Si at anneal temperatures much lower than ${\sim}1000^{\circ}C$ that is necessary for full optical activation of $Er^{3+}$ in $SiO_2$. Recently, silicon-rich silicon nitride (SRSN) was reported to be a promising alternative to SRSO that can overcome this problem of Er clustering. But as nc-Si formation and optical activation $Er^{3+}$ remain linked in Er-doped SRSN, it is not clear which mechanism is responsible for the observed improvement. In this paper, we report on investigating the effect of separating the nc-Si formation and $Er^{3+}$ activation by using hetero-multilayers that consist of nm-thin SRSO or SRSN sensitizing layers with Er-doped $SiO_2$ or $Si_3N_4$ luminescing layers.
Metal silicides는 Si 기반의microelectronic devices의 interconnect와 contact 물질 등에 사용하기 위하여 그 형성 mechanism과 전기적 특성에 대한 연구가 많이 이루어지고 있다. 이 중 Rare-earth(RE) silicides는 저온에서 silicides를 형성하고, n-type Si과 낮은 Schottky Barrier contact (~0.3 eV)을 이룬다. 또한 낮은 resistivity와 Si과의 작은 lattice mismatch, 그리고 epitaxial growth의 가능성, 높은 thermal stability 등의 장점을 갖고 있다. RE silicides 중 ytterbium silicide는 가장 낮은 electric work function을 갖고 있어 n-channel schottky barrier MOSFETs의 source/drain으로 주목받고 있다. 또한 Silicon 기반의 CMOSFETs의 성능 향상 한계로 인하여 germanium 기반의 소자에 대한 연구가 이루어져 왔다. Ge 기반 FETs 제작을 위해서는 낮은 source/drain series/contact resistances의 contact을 형성해야 한다. 본 연구에서는 저접촉 저항 contact material로서 ytterbium germanide의 가능성에 대해 고찰하고자 하였다. HRTEM과 EDS를 이용하여 ytterbium germanide의 미세구조 분석과 면저항 및 Schottky Barrier Heights 등의 전기적 특성 분석을 진행하였다. Low doped n-type Ge (100) wafer를 1%의 hydrofluoric (HF) acid solution에 세정하여 native oxide layer를 제거하고, 고진공에서 RF sputtering 법을 이용하여 ytterbium 30 nm를 먼저 증착하고, 그 위에 ytterbium의 oxidation을 방지하기 위한 capping layer로 100 nm 두께의 TiN을 증착하였다. 증착 후, rapid thermal anneal (RTA)을 이용하여 N2 분위기에서 $300{\sim}700^{\circ}C$에서 각각 1분간 열처리하여 ytterbium germanides를 형성하였다. Ytterbium germanide의 미세구조 분석은 transmission electron microscopy (JEM-2100F)을 이용하였다. 면 저항 측정을 위해 sulfuric acid와 hydrogen peroxide solution (H2SO4:H2O2=6:1)에서 strip을 진행하여 TiN과 unreacted Yb을 제거하였고, 4-point probe를 통하여 측정하였다. Yb germanides의 면저항은 열처리 온도 증가에 따라 감소하다 증가하는 경향을 보이고, $400{\sim}500^{\circ}C$에서 가장 작은 면저항을 나타내었다. HRTEM 분석 결과, deposition 과정에서 Yb과 Si의 intermixing이 일어나 amorphous layer가 존재하였고, 열처리 온도가 증가하면서 diffusion이 더 활발히 일어나 amorphous layer의 두께가 증가하였다. $350^{\circ}C$ 열처리 샘플에서 germanide/Ge interface에서 epitaxial 구조의 crystalline Yb germanide가 형성되었고, EDS 측정 및 diffraction pattern을 통하여 안정상인 YbGe2-X phase임을 확인하였다. 이러한 epitaxial growth는 면저항의 감소를 가져왔으며, 열처리 온도가 증가하면서 epitaxial layer가 증가하다가 고온에서 polycrystalline 구조의 Yb germanide가 형성되어 면저항의 증가를 가져왔다. Schottky Barrier Heights 측정 결과 또한 면저항 경향과 동일하게 열처리 증가에 따라 감소하다가 고온에서 다시 증가하였다.
본 논문에서는 선비정질화 이온주입과 BPSG(boro-phosphosilicate glass)를 위한 FA(furnace anneal) 공정이 적용된 양질의 p/sup +/-n 박막 접합을 형성하는 공정 조건을 제시하였다. 단결정 실리콘 기판을 As과 Ge 이온으로 45keV와 3×10/sup 14/cm/sup -2/로 주입하여 선비정질화 하였으며, p형 이온으로는 BF₂ 이온을 20keV, 2×10/sup 15/cm/sup -2/로 주입하였다. 고온 열처리는 furnace와 급속 열처기로 수행하였으며, 급속 열처리 온도는 950∼1050℃이며 FA는 BPSG 공정을 위해 850℃/4O분간 수행하였다. 박막 접합의 특성을 고려하기 위해 접합깊이, 면저항 및 다이오드 누설 전류를 측정 ·분석하였다. Ge 이온으로 선비정질화 하였을 경우 As 이온보다 대부분의 접합 특성에서 우수한 결과를 나타내었다. Ge으로 선비정질화하고 1000℃의 RTA를 수행한 경우에 가장 양호한 특성을 나타내었으며, FA를 포함한 경우에는 RTA 1050℃+FA의 열처리 조건에서 Ge 이온으로 선비정질화 했을 때 면저항과 접합깊이의 곱 및 누설 전류에서 양호한 특성을 나타내었다.
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[게시일 2004년 10월 1일]
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