1 |
양준원, 서용진, "고전압용 LDI 칩의 정전기 보호를 위한 EDNMOS 소자의 특성 개선", 통신위성우주산업연구회논문지, 제7권 제2호, pp.18-24, 2012.
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2 |
양준원, 서용진, "CPS 이온주입을 통한 NEDSCR 소자의 정전기 보호 성능 개선", 통신위성우주산업연구회논문지, 제8권 제1호, pp.45-53, 2013.03.
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3 |
양준원, 김형호, 서용진, "DDIC 칩의 정전기 보호 소자로 적용 되는 EDNMOS 소자의 고전류 특성 및 더블 스냅백 메커니즘 분석", 통신위성우주산업연구회논문지, 제8권 제2호, pp.36-43, 2013.06.
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4 |
양준원, 서용진, "N형 실리콘 제어 정류기 소자의 구조 변형을 통한 정전기 보호 성능의 향상에 대한 연구, 통신위성우주산업연구회논문지, 제8권 제4호, pp.124-129, 2013.12.
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5 |
서용진, 양준원, "DPS(Double Polarity Source) 구조를 갖는 고전압 동작용 EDNMOS 소자의 정전기 보호 성능 개선, 통신위성우주산업연구회논문지, 제9권 제2호, pp.12-17, 2014.06.
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6 |
양준원, 서용진, "NESCR 소자에서 정전기 보호 성능 향상을 위한 최적의 P-Well 구조설계", 통신위성우주산업연구회논문지, 제9권 제3호, pp.15-21, 2014.09.
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7 |
양준원, 서용진, "PPS 소자가 삽입된 N형 SCR 소자에서 부분웰 구조가 정전기 보호 성능에 미치는 영향", 통신위성우주산업연구회논문지, 제9권 제4호, pp.63-68, 2015.12.
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8 |
S. Dabral and T. J. Maloney, "Basic ESD and I/O Design", John Wiley, New York, 1998.
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9 |
M. P. J. Mergens, W. Wilkening, S. Mettler, H. Wolf, A. Stricker and W. Fichtner, "Analysis of lateral DMOS power devices under ESD stress conditions", IEEE Trans. Electron Devices, 47, pp. 2128-2137, 2000.
DOI
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10 |
B. C. Jeon, S. C. Lee, J. K. Oh, S. S. Kim, M. K. Han, Y.I. Jung, H. T. So, J. S. Shim and K. H. Kim, "ESD characterization of grounded-gate NMOS with 0.35um/18V technology employing transmission line pulser (TLP) test", in Proc. EOS/ESD Symp., pp. 362-372, 2002.
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11 |
G. Bosselli, S. Meeuwsen, T. Mouthaan and F. Kuper, "Investigations on double diffused MOS (DMOS) transistors under ESD zap conditions", in Proc. EOS/정전기 Symp., pp. 11-18, 1999.
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12 |
A. Chatterjee and T. Polgreen, "A low-voltage triggering SCR for on-chip ESD protection at output and input pads," IEEE Electron Device Lett., vol.12, pp. 21-22, Jan. 1991.
DOI
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13 |
M. D. Ker, H. H. Chang, and C. Y. Wu, "A gate-coupled PTLSCR/NTLSCR ESD protection circuit for deep-submicron low voltage CMOS IC's," IEEE J. Solid-State Circuits, vol. 32, pp. 38-51, Jan. 1997.
DOI
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14 |
양준원, 서용진, "PMOS 소자가 삽입된 부분웰 구조의 N형 SCR 소자에서 정전기 보호 성능 향상을 위한 최적의CPS 이온주입에 대한 연구,"한국위성정보통신학회논문지, 제10권 제4호, 2015.12. (심사중)
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15 |
C. H. Lai, M. H. Liu, S. Su, T. C. Lu, and S. Pan, "A novel gate coupled SCR ESD protection structure with high latchup immunity for high-speed I/O pad," IEEE Electron Device Lett., vol. 25, pp. 328-330, May 2004.
DOI
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