Post-Linearization Technique of CMOS Cascode Low Noise Amplifier Using Dual Common Gate FETs

A novel post-linearization technique is proposed for CMOS cascode low noise amplifier (LNA). The technique uses dual common gate FETs one of which delivers the linear currents to a load and the other one sinks the $3^{rd}$ order intermodulation currents of output currents from the common source FET. Selective current branching can be implemented in $0.18{\mu}m$ CMOS process by using a thick oxide FET as an IM3 sinker with a normal FET as a linear current buffer. A differential LNA adopting this technique is designed at 2.14GHz. The measurement results show 11dBm IIP3, 15.5dB power gain and 2.85dB noise figure consuming 12.4mA from 1.8V power supply. Compared with the LNA with turning off the IM3 sinker, the proposed technique improves the IIP3 by 7.5 dB.

두 개의 공통 게이트 FET를 이용한 캐스코드형 CMOS 저잡음 증폭기의 후치 선형화 기법

본 논문은 두 개의 공통 게이트 증폭단을 사용한 캐스코형 CMOS 저잡음 증폭기의 후치 선형화 기법을 제안한다. 제안된 기법은 두 개의 공통 게이트 FET 단을 사용하며, 한 FET는 공통 소스단에서 전달된 전류 성분 중 선형 전류 성분만을 부하에 전달하고, 다른 한 단은 3차 혼변조 전류를 흡수하도록 동작한다. 선형 전류 성분과 혼변조 전류 성분을 선택적으로 분류하기 위해 $0.18{\mu}m$ CMOS 공정에서 제공되는 후막 (thick oxide) FET를 혼변조 전류 흡수용 FET로, 박막 (thin oxide) FET를 선형 전류 버퍼로 사용하였다. 제안된 방법을 검증하기 위해 $0.18{\mu}m$ CMOS 공정을 이용하여 2.14GHz에서 동작하는 저잡음 증폭기를 설계하였다. 제작된 차동 증폭기는 1.8V 전원에서 12.4mA를 소모하며, 측정 결과로 11 dBm IIP3, 15.5 dB 전력이득, 그리고 2.85 dB 잡음지수를 특성을 얻었다. 이는 후치 선형화가 없는 회로에 비해 7.5dB의 $IIP_{3}$ 개선된 결과이다.