1 |
The Altera Data Book, Altera Corporation, 1996.
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2 |
김재진, 장인갑, 허윤석, "시간제약 조건하에서 면적을 고려한 LE로 구성된 CPLD 기술 매핑," 한국정보기술학회 논문집 제6권 제3호, 2008, pp. 149-155.
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3 |
E. M. Sentovice et al., "SIS : A system for sequential Circuit Synthesis," Technical Report UCM/ERL M92/41, Electronics Research Laboratory, Department of Electrical Engineering and Computer Science, University of California, Berkeley, 1992.
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4 |
Jason Helge Anderson, Stephen Dean Brown, "Technology Mapping for Large Complex PLDs," Design Automation Conference, 1998, pp. 698-703.
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5 |
윤충모, 김희석, "시간적 조건에서 실행 시간을 개선한 CPLD 기술 매핑 알고리즘 개발," 한국OA 학회 논문집 vol 4권 3호, 1999, pp. 35-46.
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6 |
Jae-Jin Kim, Hi-Seok Kim, Chi-Ho Lin, "A New Technology Mapping for CPLD under the time constraint," ASP-DAC, January 2001, pp. 235-238.
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7 |
김재진, 이관형. "상관관계에 의한 CLB구조의 CPLD 저전력 기술 매핑 알고리즘," 한국컴퓨터정보학회 논문집, 제10권, 제2호, 2005, pp. 49-58.
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8 |
김재진, 이관형, "시간제약 조건하에서 모듈 선택재사용을 이용한 CPLD 저전력 기술매핑," 한국컴퓨터정보학회 논문집, 제11권, 제3호, 2006, pp. 161-166.
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9 |
김재진, "제한조건을 고려한 효율적 회로 설계 알고리즘," 디지털산업정보학회 논문집, 제8권, 제1호, 2012, pp. 41-46.
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10 |
김재진, "배터리 잔량과 태스크에 따른 저전력 알고리즘 연구," 디지털산업정보학회 논문집, 제9권, 제1호, 2013, pp. 53-58.
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