휴대용 전자 시스템에 대한 deep submicron VLSI의 출현에 따라 기존의 면적과 성능(지연시간)외에 전력량 감축을 위한 새로운 방식의 CAD 알고리즘이 필요하게 되었다. 본 논문은 논리합성시 기술매핑 단계에서의 전력량 감소를 목적으로 한 논리 게이트 분할(gate decomposition)을 통한 재합성 알고리즘을 소개한다. 기존의 저전력을 위한 논리분할 방식은 Huffman 부호화 방식을 이용하였으나 Huffman code는 variable length를 가지고 있으며 logic depth (회로지연시간)와 글리치에 영향을 미치게 된다. 제안된 알고리즘은 임계경로상에 있지 않은 부회로에 대한 스위칭 동작량을 줄임으로써 logic depth (즉 속도)를 유지하면서 다양한 재구성된 트리를 제공하여 스위칭 동작량을 줄임으로써 전력량을 감축시키는 새로운 게이트분할 알고리즘을 제안한다. 제안된 알고리즘은 zero 게이트 지연시간을 갖는 AND 트리에 대하여 스위칭 동작량이 최소화된 2진 분할 트리를 제공한다. SIS (논리합성기)와 Level-Map (lower power LUT-based FPGA technology mapper)과 비교하여 각각 58%와 8%의 전력 감축효과를 보였다.

검사용이성 분석에서는 회로의 모든 선에서 제어율과 관측율 값을 계산하고 이를 기반으로 결함 시험도를 평가한다. 검사용이성 분석은 응용에 따라 제어율과 관측율 값을 이용하기도 하고, 결함 시험도 값을 사용하기도 한다. 검사용이성 분석 알고리즘 ITEM은 이미 결함 시험도 측정 관점에서 평가되었다. 하지만 부분스캔과 같은 응용 분야를 위해 회로 내의 각 선들에 대한 제어율과 관측율 값도 중요한 의미를 가지므로 평가되어야 한다. 본 논문에서는 회로내의 각 선들에 대한 검출율 관점에서 STAFAN과 ITEM을 비교 평가하기 위해, 플립플롭을 스캔함에 따른 전체 회로의 검사용이성 영향을 분석하는 민감도 분석을 이용한 검사용이성 부분 스캔 기법을 통해 간접적으로 ITEM을 평가하였다. ITEM에 의해서 구해진 검사용이성은 STAFAN에 의해 구해진 것과 거의 유사한 값을 유지하였지만, 빠른 실행 시간을 보였다. ITEM은 부분 스캔과 실행 시간에 민감한 크기가 큰 회로에 있어서 효과적일 것으로 판단된다.

본 논문에서는 FPGA를 이용하여 산업용 구동장치로 널리 사용되고 있는 유도 전동기의 디지털 전류 제어시스템을 구현하였다. 이를 위해 VHDL을 이용하여 FPGA를 설계하였으며 이 FPGA는 PWM 발생부, PWM 보호부, 회전속도 검출부, 프로그램 폭주 방지부, 인터럽트 발생부, 디코더 로직부, 신호 지연 발생부 및 디지털 입·출력부로 각각 구성되어있다. 본 FPGA의 설계시 고속처리의 문제점을 해결하기 위해 클럭전용핀을 활용하였으며 또한 40 MHz에서도 동작할 수 있는 삼각파를 만들기 위해 업다운 카운터와 래치부를 병렬 처리함으로써 고속화하였다. 특히 삼각파와 각종 레지스터를 비교 연산할 때 많은 팬아웃 문제에 따른 게이트 지연(gate delay) 요소를 줄이기 위해 병렬 카운터를 두어 고속화를 실현하였다. 아울러 삼각파의 진폭과 주파수 및 PWM 파형의 데드 타임 등을 소프트웨어적으로 가변 하도록 하였다. 이와 같은 기능들을 FPGA로 구현하기 위하여 퀵로직(Quick Logic)사의 pASIC 2 SpDE와 Synplify-Lite 합성툴을 이용하여 로직을 합성하였다. 또한 Verilog HDL 환경에서 최악의 상황들(worst cases)에 대한 최종 시뮬레이션이 성공적으로 수행되었다. 아울러 구현된 FPGA를 84핀 PLCC 형태의 FPGA로 프로그래밍 한 후 3상 유도전동기의 디지털 전류 제어 시스템에 적용하였다. 이를 위해 DSP(TMS320C31-40 MHz)와 FPGA, A/D 변환기 및 전류 변환기(Hall CT) 등을 이용하여 3상 유도 전동기의 디지털 전류 제어 시스템을 구성하였으며, 디지털 전류 제어의 효용성을 실험을 통해 확인하였다.

본 논문에서는 C 언어로 코딩된 32 비트 부동소수점 DSP(Digital Signal Processor)의 CBS(Cycle Base Simulator)의 설계에 관한 내용을 다룬다. 개발된 CBS는 TMS320C30과 호환되는 DSP 설계를 위한 것으로 VHDL로 게이트 레벨 설계에 앞서 DSP의 구조, 기능블록의 동작, 제어신호 등을 확정하는 데 사용된다. CBS는 상용 시뮬레이터에서는 제공되지 않는 각 파이프라인 스텝에서의 제어신호, 주요 기능 기능블록의 값, 버스 및 레지스터의 값을 알려주므로 게이트 레벨 설계시 중요한 레퍼런스가 된다. 이러한 주 기능 외에 CBS의 효율적인 수행과 결과 확인을 위하여 여러 가지 인터페이스 기능이 추가되었다. CBS의 동작의 검증은 여러 알고리즘에 대하여 상용 시뮬레이터의 결과 비교를 통하여 이루어졌으며, 전체 DSP의 시뮬레이션 속도는 VHDL을 통한 로직 시뮬레이션보다 수십 배가 빠른 것을 확인하였다. 본 연구에서 만든 CBS는 특정 DSP를 위한 것이지만 그 개념은 다른 VLSI 설계에 응용될 수 있을 것이다.

본 논문에서는 공유 버퍼 ATM 스위치를 위한 파이프라인 방식의 고속 메모리 구조를 제안하고 설계하였다. 제안된 메모리 구조는 빠른 동작 속도와 용량 가변성을 지원하여 공유 버퍼 ATM 스위치가 가지는 메모리 cycle time의 제한을 극복하였다. 본 메모리 구조가 지원하는 용량 가변성은 ATM 스위치에서의 교환 성능 가변성을 제공한다. 본 메모리 구조는 작은 메모리 bank들로 이루어진 2차원 배열 구조를 가진다. 메모리 용량은 부가적인 메모리 bank들을 추가하여 메모리 bank들의 배열 크기를 증가 시킴으로 인해 증가된다. 설계된 파이프라인 방식의 메모리는 4160 bit 메모리 bank를 16개 이용하여 4 × 4의 배열로 설계하였고 전체 용량은 65 Kbit이다. 레이아웃후 시뮬레이션을 통한 최대 동작 속도는 5 VV/sub dd/ 및 25℃에서 4ns이다. 설계된 메모리는 공유 가변 버퍼 ATM 스위치의 시험 설계된 칩에 내장되었다. 시험 설계된 칩은 0.6 ㎛ 2-metal 1-poly CMOS 공정 기술을 이용하여 설계하였다.

본 논문에서는 영상 감시 시스템을 위한 이동물체 추적 및 얼굴 영역 추출 알고리즘을 제안한다. 제안된 방법은 두 단계로 구성되어 있으며, 첫 번째의 이동 물체 감지 단계에서는 각각의 입력 프레임에 대하여 화소값의 변화를 기반으로 한 세 종류의 특징값들을 추출한 다음, 그 값들에 의하여 입력 프레임을 다섯 종류의 클래스로 분류한다. 분류 결과 현재의 프레임이 이동물체를 포함하고 있다면 두 번째의 얼굴 영역 분리 단계에서 컬러 정보와 프레임간의 차이를 이용하여 그 얼굴 영역을 추출하게 된다. 제안된 알고리즘은 광류등 계산시간이 많이 걸리는 특징값들에 의존하지 않으므로 실시간 처리에 적합하다. 또한 여러 테스트 영상시퀀스에 대하여 실험을 수행한 결과 본 논문에서 제안된 알고리즘의 유용성이 입증되었다.

본 논문에서는 넓은 입력 전압 범위에 걸쳐 좋은 선형성을 보여주는 가변 트랜스컨덕터를 제안한다. 제안된 트랜스컨덕터는 선형 영역에서 동작하는 입력 MOS 트랜지스터를 사용하여 회로의 구성이 간단하고 좋은 가변성을 갖고 6.8V/sub p-p/의 넓은 입력범위를 갖는다. 또한 소오스-결합 차동쌍을 이용하여 실질적인 차동입력을 제공하고 정과 부의 트랜스컨덕턴스 값을 제공한다. 제안된 회로는 1.2㎛ single poly double metal n-well CMOS 공정을 사용하여 제작되었다. 제안된 회로의 THD 특성은 V/sub DD/=-V/sub ss/=5V, I/sub B/=20, 40μA이고 입력 신호 주파수가 1KHz일 때 6V/sub p-p/의 차동 입력전압에 대해 1% 미만임을 보여준다.

한국어 연속 음성에서 발생하는 조음결합문제를 해결하기 위하여 단어를 기본 인식 단위로 사용할 경우 각 단어의 효율적인 표현 방법, 연속된 단어로 이루어진 여러 문장의 표현 방법 그리고 입력된 연속음성을 연속된 여러 단어로의 정합 방법에 관한 연구가 선행되어야 한다. 본 논문에서는 은닉 마르코프 모델과 레벨빌딩 알고리즘을 이용한 한국어 연속 음성 인식 시스템을 제안한다. 각 단어는 은닉 마르코프 모델로 표현하고 문장을 표현하기 위하여 단어 모델을 연결한 형태인 인식 네트워크를 구성한다. 인식네트워크의 탐색 알고리즘으로는 레벨 빌딩 알고리즘을 사용한다. 제안한 방법은 항공기 예약 시스템에 적용한 실험에서 인식율과 인식속도면에서 실용적이었으며 또한 비교적 적은 저장공간으로 전체 문장을 표현하고 쉽게 확장할 수 있다는 장점을 가지고 있다.

강화 학습은 이산적인 공간을 가상하여 많은 연구가 행해졌지만, 많은 실제적인 제어 문제는 연속적인 공간에서 이루어진다. 평가 함수와 행동 함수를 연속함수로 하면 강화 학습 구조를 연속 공간에서 사용할 수 있다. 그러나 이 경우 두 가지 고려해야 할 점이 있다. 하나는 어떤 종류의 함수 표현 법을 사용할 것인가 하는 문제고, 다른 하나는 첨가하는 잡음의 양을 결정하는 것이다. 평가 함수와 정책 함수(제어기)에는 신경회로를 사용하였다. 강화 예측기로 다음 순간의 강화 신호를 예측하고, 아울러 첨가하는 잡음의 양도 결정하였다. 제안된 강화 학습 구조를 사용하여 차량의 횡 방향 제어 모의 실험에서 온라인 학습의 특성을 확인하였다. 제안된 구조를 실차 실험에도 적용하여 유용성과 타당성을 검증하였다.

정적 시스템 모델링을 위해 RBF 신경회로망의 은닉 유니트를 자동으로 생성하는 ERAN을 제안한다. ERAN은 관측 데이터의 신규성을 기반으로 새로운 은닉 유니트를 할당하는 RAN의 성능을 개선한 것이다. ERAN의 학습 과정은 새로운 은닉 유니트의 생성과 네트웍 파라미터 학습을 포함한다. 네트웍은 초기에 0개의 은닉 유니트로 시작하여 세 가지의 은닉 유니트 생성 판별기준을 만족할 경우에만 새로운 은닉 유니트를 생성시킨다. 네트웍의 파라미터는 LMS 알고리즘을 이용하여 조정한다. 제안한 ERAN의 성능은 순차 학습 및 랜덤 학습을 갖는 비선형 정적 시스템 모델링 문제에 대하여 RAN의 결과와 성능을 비교한다. 두 실험에 대하여 ERAN은 RAN 보다 적은 은닉 유니트를 가지고 정확성이 더 우수한 RBF 신경회로망을 구현할 수 있음을 보인다.