전압-커패시턴스 비율 셀과 시간 기반 ADC 를 이용한 332 TOPS/W 입력/가중치 병렬 메모리 내 연산 프로세서

A 332 TOPS/W Input/Weight-Parallel Computing-in-Memory Processor with Voltage-Capacitance-Ratio Cell and Time-Based ADC

최신 메모리 내 연산 (CIM) 기술은 전하 도메인 연산과 다중 비트 입력 구동 방식을 통해 높은 에너지 효율을 달성한다. 하지만 기존 연구들은 여전히 높은 전력 소모를 요구 하며, 에너지 효율을 높이기 위해 계산 신호 대 잡음 비율(SNR)을 희생하는 경우가 많다. 본 연구에서는 에너지 효율적이고 정확한 다중 비트 입력/가중치 병렬 CIM 프로세서를 제안하며, 주요 기능은 다음과 같다: (1) 5 비트 아날로그 입력을 위해 두 단계의 전원 전압만으로 전압-커패시턴스 비율(VCR) 디코딩을 사용하는 10T2C 부호-크기 셀, (2) 입력 드라이버 전력 요구를 줄이기 위한 계산 워드 라인(CWL) 전하 재사용 기술, (3) SNR 을 향상시키기 위한 신호 증폭 잡음 제거 전압-시간 변환기(SANC-VTC), (4) ADC 전력 소비를 줄이기 위한 분포 인식 시간-디지털 변환기(DA-TDC). 제안된 CIM 프로세서는 28 nm CMOS 기술로 1.25 mm² 면적을 차지하며, 전력 소비 4.44 mW, 에너지 효율 332 TOPS/W, 그리고 72.43%의 벤치마크 정확도(이미지넷 기준, ResNet50, 5 비트 입력/5 비트 가중치)를 달성하였다.

Recent advancements in computing-in-memory (CIM) have enabled substantial energy efficiency by leveraging charge-domain operations and multi-bit input mechanisms. However, earlier designs still suffer from elevated power consumption and often compromise computation signal-to-noise ratio (SNR) to enhance energy efficiency. In this study, we introduce a CIM processor optimized for energy efficiency and accuracy in multi-bit input/weight-parallel operations, featuring four main innovations: (1) a 10T2C sign-magnitude cell that utilizes voltage-capacitance-ratio (VCR) decoding for 5-bit analog inputs with only two supply voltage levels, (2) a charge reuse technique for the computation word line (CWL) to lower input driver power requirements, (3) a signal-amplifying noise-canceling voltage-to-time converter (SANC-VTC) to boost SNR, and (4) a distribution-aware time-to-digital converter (DA-TDC) aimed at reducing ADC power consumption. The proposed CIM processor, implemented in 28 nm CMOS technology with a 1.25 mm² footprint, achieves a power consumption of 4.44 mW and an energy efficiency of 332 TOPS/W, reaching a benchmark accuracy of 72.43% (tested on ImageNet with ResNet50, 5-bit input/5-bit weight).