그림 1. 셀 밸런싱 회로[5]. Fig. 1. Cell Balancing circuit.
그림 2. 게이트 구동회로. Fig. 2. Gate driver.
그림 3. PMOS와 NMOS 구동소자를 구동하기위한 게이트 구동회로 블록도. Fig. 3. Block diagram of a gate driver for driving PMOS and NMOS switches.
그림 4. 제안된 PMOS 게이트 구동회로도. Fig. 4. Proposed PMOS gate driver.
그림 5. 제안된 NMOS 게이트 구동회로도. Fig. 5. Proposed NMOS gate driver.
그림 6. ESS 배터리 셀의 PMOS 게이트 구동 스위치 중 top에 위치한 S1의 slow 조건에서 simulation 결과. Fig. 6. Simulation result under the slow condition of S1 located at the top of PMOS gate drive switch of ESS battery cell.
그림 7. ESS 배터리 셀의 NMOS 게이트 구동 스위치 중 top에 위치한 S2의 slow 조건에서 simulation 결과. Fig. 7. Simulation result under the slow condition of S2 located at the top of NMOS gate drive switch of ESS battery cell.
그림 8. 스위칭 시간이 개선된 제안된 PMOS 게이트 구동회로도. Fig. 8. A proposed PMOS gate driver with improved switching time.
그림 9. Gate ONb 회로도. Fig. 9. Gate ONb circuit.
그림 10. 스위칭 시간이 개선된 제안된 NMOS 게이트 구동회로도. Fig. 10. A proposed NMOS gate driver with improved switching time.
그림 11. ESS 배터리 셀의 스위칭 시간이 개선된 PMOS 게이트 구동 스위치 중 상단에 위치한 S1의 slow 조건에서 모의실험 결과. Fig. 11. Simulation result in slow condition of S1 located at top of PMOS gate drive switch with improved switching time of ESS battery cell.
그림 12. ESS 배터리 셀의 Switching time이 개선된 NMOS 게이트 구동 스위치 중 top에 위치한 S2의 slow 조건에서 simulation 결과. Fig. 12. Simulation result in slow condition of S2 located at top of NMOS gate drive switch with improved switching time of ESS battery cell.
그림 13. 0.18㎛ 70V BCD 공정을 이용하여 설계된 게이트 구동 칩의 레이아웃 이미지. Fig. 13. Layout image of the designed gate driver based on a 0.18㎛ 70V BCD process.
표 1. 0.18㎛ 70V BCD 공정기반에서 MOS 스위치의 tPD simulation 결과. Table 1. tPD simulation results of MOS switches based on a 0.18㎛ 70V BCD process : (a) PMOS gate driver and (b) NMOS gate driver.
표 2. 0.18㎛ 70V BCD 공정기반에서 그림 8과 그림 10의 스위칭 시간이 개선된 회로를 이용한 MOS 스위치의 tPD 모의실험 결과. Table 1. tPD simulation results of MOS switches with improved switching times in Figs. 8 and 10 based on a 0.18㎛ 70V BCD process : (a) PMOS gate driver and (b) NMOS gate driver.
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