Journal of Korea Society of Industrial Information Systems (한국산업정보학회논문지)

Korea Society of Industrial Information Systems (한국산업정보학회)
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A Design of Variable Rate Clock and Data Recovery Circuit for Biomedical Silicon Bead

생체 의학 정보 수집이 가능한 실리콘 비드용 가변적인 속도 클록 데이터 복원 회로 설계

  • 조성훈 (성균관대학교 정보통신대학) ;
  • 이동수 (성균관대학교 정보통신대학) ;
  • 박형구 (성균관대학교 정보통신대학) ;
  • 이강윤 (성균관대학교 정보통신대학)
  • Received : 2015.07.22
  • Accepted : 2015.08.13
  • Published : 2015.08.30
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Abstract

In this paper, variable rate CDR(Clock and Data Recovery) circuit adopting blind oversampling architecture is presented. The clock recovery circuit is implemented by using wide range voltage controlled oscillator and band selection method and the data recovery circuit is designed to digital circuit used majority voting method in order to low power and small area. The designed low power variable clock and data recovery is implemented by wide range voltage controlled oscillator and digital data recovery circuit. The designed variable rate CDR is operated from 10 bps to 2 Mbps. The total power consumption is about 4.4mW at 1MHz clock. The supply voltage is 1.2V. The designed die area is $120{\mu}m{\times}75{\mu}m$ and this circuit is fabricated in $0.13{\mu}m$ CMOS process.

이 논문은 블라인드 오버샘플링(Blind Oversampling) 기법을 이용한 가변적인 속도 클록 데이터 복원 회로 설계에 관한 내용을 제시하고 있다. 클록 데이터 복원 회로는 기본적으로 클록 복원과 데이터 복원 회로로 구성되어 있다. 클록 복원 회로는 넓은 범위를 가지는 전압 제어 발진기(Wide Range VCO)와 밴드 선택(Band Selection) 기법을 복합적으로 사용하여 구현하였고 데이터 복원 회로는 머저리티 보팅(Majority Voting) 방식을 이용하는 디지털 회로로 제안하여 저전력 및 작은 면적으로 구성하였다. 넓은 범위를 가지는 전압 제어 발진기와 데이터 복원회로를 디지털로 구현함으로써 저전력으로 가변적인 속도 클록 데이터 복원회로 구현이 가능하였다. 설계된 회로는 약 10bps에서 2Mbps 범위에서 동작한다. 전체 전력 소비는 1MHz 클록에서 약 4.4mW의 전력을 소비한다. 공급전압은 1.2V 이며 제작된 코어의 면적은 $120{\mu}m{\times}75{\mu}m$ 이고 $0.13{\mu}m$ CMOS 공정에서 제작되었다.

Keywords

References

  1. J. J. Kim, K. C. Cho, and J. W. Kim, "Medical Information Processing System based on Wireless Network using RFID", Journal of the Korea Society Industrial Information System, Vol 11, No. 4, pp.1-9.
  2. S. C. Ko and J. W. Jung, "A Design of All-Digital QPSK Demodulator for High-Speed Wireless Transmission Systems", Journal of the Korea Society Industrial Information System, Vol 8, No. 1, pp.83-91
  3. Y. H. Park and S. Y. Lee, "Development of 1Gbps SNMP Optical Transmitter/Receiver System based on 1 Core Ring-type WDM PON", Journal of the Korea Society Industrial Information System, Vol 11, No. 3, pp.82-89
  4. S. Park, K. Choi, J. Shin, J. Sim and H. Park, "A Single-Data-Bit Blind Oversampling Data-Recovery Circuit With an Add-Drop FIFO for USB2.0 High-Speed Interface", IEEE Transaction on Circuits and Systems II, Vol 552, No. 2 pp. 156-160, Feb. 2008.
  5. B. Razavi, "Challenges in the Design of High-Speed Clock and Data Recovery Circuits", IEEE Communications Magazine, Aug. 2002, pp. 94-101.
  6. S-H. Lee, M.-S. Hwang et al, "A 5-Gb/s 0.25-${\mu}m$ CMOS Jitter-Tolerant Variable-Interval Oversampling Clock/Data Recovery Circuit," IEEE J. Solid-State Circuits, Vol 37, No. 12, Dec. 2002, pp. 1822-1830 https://doi.org/10.1109/JSSC.2002.804342
  7. S-H. Lee, M.-S. Hwang et al, "A 5-Gb/s 0.25-${\mu}m$ CMOS Jitter-Tolerant Variable Interval Oversampling Clock/Data Recovery Circuit," ISSCC Dig., 2002, paper 15.5
  8. H.-R Lee et al., "A 1.2-V-only 900-mW 10 Gb Ethernet Transceiver and XAUI interface with robust VCO tuning technique", IEEE Journal of Solid-State Circuits, Vol 40, No. 11, pp. 2148-2158, Nov. 2005. https://doi.org/10.1109/JSSC.2005.857360
  9. J. Lee, B. Razavi, "A 40-Gb/s clock and data recovery circuit in 0.18-${\mu}m$ CMOS technology," IEEE J. Solid-State Circuits, Vol 38, No. 12, Dec 2003, pp. 2181-2190 https://doi.org/10.1109/JSSC.2003.818566
  10. J. Kim, D-K. Jeong, "Multi-Gigabit-Rate Clock and Data Recovery Based on Blind Oversampling," IEEE Communications Mag., Dec. 2003, pp. 68-74