초록
본 논문에서는 곱셈기를 재사용하는 $8{\times}8$ HEVC 코어 역변환기 아키텍쳐를 제안한다. HEVC 코어 변환에서는 하위 크기 블록 전체와 상위 크기 블록의 짝수 부분이 동일하기 때문에 $8{\times}8$ 코어 변환기 하나로 $8{\times}8$ 및 $4{\times}4$ 코어 변환을 모두 수행할 수 있다. 그러나 $8{\times}8$ 코어 변환이 8 화소를 동시에 처리하는데 반하여 $4{\times}4$ 코어 변환은 4 화소만 동시에 처리하기 때문에 하나의 $8{\times}8$ 코어 변환기로 $4{\times}4$ 및 $8{\times}8$ 코어 변환을 모두 처리하게 되면 $4{\times}4$ 코어 변환에서 프레임을 처리하는데 필요한 시간이 $8{\times}8$ 코어 변환의 2배가 된다. 본 논문에서는 이러한 문제점을 해결하기 위해서 곱셈기를 재사용하여 $8{\times}8$ 코어 역변환기 하나를 두 개의 $4{\times}4$ 코어 역변환기로도 동작시킬 수 있는 새로운 코어 역변환기 아키텍쳐를 제안한다. 제안하는 $8{\times}8$ 코어 역변환기는 프레임 처리 시간이 $8{\times}8$ 코어 역변환과 $4{\times}4$ 코어 역변환에서 모두 동일하며, 기존에 제안된 아키텍쳐에 비해 게이트 수를 12% 줄일 수 있다.
This paper proposed an $8{\times}8$ HEVC inverse core transform architecture reusing multipliers. In HEVC core transform, processing of lower size block is identical with even part of upper size block. So an $8{\times}8$ core transform architecture can process both $8{\times}8$ and $4{\times}4$ core transforms. However, when $8{\times}8$ core transform architecture is exploited, frame processing time doubles in $4{\times}4$ core transform, since $8{\times}8$ and $4{\times}4$ core transforms concurrently process 8 and 4 pixels, respectively. In this paper, a novel inverse core transform architecture is proposed based on multiplier reuse. It runs as an $8{\times}8$ inverse core transformer or two $4{\times}4$ inverse core transformer. Its frame processing time is same in $8{\times}8$ and $4{\times}4$ core transforms, and reduces gate counts by 12%.
