Abstract
Due to the scaling of process parameters, the density on chips has been increasing. This trend increases not only the temperature on chips but also the gradient of the temperature depending on distances. In this paper, we propose the balanced skew tree generation technique for minimizing the clock skew that is affected by the temperature gradients on chips. We calculate the interconnect delay using Elmore delay equation, and find out the optimal balanced clock tree by modifying the clock trees that are generated through the DME(Deferred Merge Embedding) algorithm. We have implemented the proposed technique using C language for the performance evaluation. The experimental results show that the clock insertion point generated by the temperature gradient can be lowered below 54% and we confirm that the skew is remarkably decreased after applying the proposed technique.
발달로 인해 칩의 집적도가 향상되고, 그에 따라 칩 내의 전류밀도가 증가하게 되었다. 이는 칩의 온도가 상승하는 효과를 가져오게 되고, 또한 거리에 따른 온도의 변화를 증가시키는 요인이 된다. 본 논문은 칩 내의 온도의 기울기 때문에 발생되는 클락의 스큐를 최소화하기 위한 균형 스큐 트리를 생성하는 기법을 제안한다. 제안한 기법은 Elmore 지연 수식을 이용하여 연결선의 지연을 구하고 DME(Deferred Merge Embedding) 알고리즘을 통해 만들어진 클락 트리를 변형시키면서 최적의 균형 스큐 트리를 찾는다. 제안한 기법의 성능 평가를 위하여 C 언어로 제안된 기법을 구현하였고, 온도의 기울기 때문에 발생한 클락 삽입 지점을 평균 약 54%이하로 수축시킬 수 있다는 것을 시뮬레이션 결과로 보였으며, 스큐가 현저히 낮아지는 것을 확인하였다.
