대한전자공학회논문지SD (Journal of the Institute of Electronics Engineers of Korea SD)

대한전자공학회 (The Institute of Electronics and Information Engineers)
권호 표지

위상지연을 이용한 Integer-N 방식의 위상.지연고정루프 설계

Design of an Integer-N Phase.Delay Locked Loop

  • 투고 : 2009.12.22
  • 심사 : 2010.04.12
  • 발행 : 2010.06.25
PDF 다운로드
⟨ 이전 논문 다음 논문 ⟩

초록

본 논문에서는 전압제어위상지연단(Voltage Controlled Delay Line : VCDL)을 이용하여 기존의 위상고정루프와 다른 형태의 위상 지연고정루프(Phase Delay Locked Loop)를 제안 하였다. 이 구조는 기존의 위상고정루프의 2차 또는 3차 루프필터(Loop Filter)를 단하나의 커패시터로 구현하여 넓은 면적을 차지하던 루프필터의 면적을 크게 줄여 전체 칩을 $255{\mu}m$ $\times$ $935.5{\mu}m$ 크기로 집적하였다. 제안된 회로는 1.8V $0.18{\mu}m$ CMOS 공정의 파라미터를 이용하여 HSPICE로 시뮬레이션을 수행하고 회로의 동작을 검증하였다.

In this paper, a novel Integer-N phase-delay locked loop(P DLL) architecture has been proposed using a voltage controlled delay line(VCDL). The P DLL can have the LF of one small capacitance instead of the conventional second or third-order LF. The size of chip is $255{\mu}m$ $\times$ $935.5{\mu}m$ including the LF. The proposed P DLL has been designed based on a 1.8V $0.18{\mu}m$ CMOS process and proved by HSPICE simulation.

키워드

참고문헌

  1. Floyd M. Gardner, "Charge-Pump Phase-Lock Loop", IEEE J. Tran, on Communications, vol. COM-28, NO, 11, pp. 1849-1858, Nov., 1980.
  2. V. V. Kaenel, D. Aebischer, C. Piguet, and E. Dijkstra, "A 320MHz, 1.5mW @ 1.35 V CMOS PLL for microprocessor clock generation", IEEE J. Solid-State Circuits, vol. 31, pp. 1715-1722, Nov., 1996. https://doi.org/10.1109/JSSC.1996.542316
  3. M. Johnson and E. Hudson, "A variable Delay Line PLL for CPU-Coprocessor Synchronization", IEEE J. Solid-State Circuits, vol. 23, pp. 1218-1223, Oct., 1988. https://doi.org/10.1109/4.5947
  4. T. H. Lee, K. S. Donnelly, J. T. C. Ho, J. Zerbe, M. Johnson, and T. Ishikawa, "A 2.5 V CMOS delay-locked loop for an 18 Mbit, 500 Megabyte/s DRAM", IEEE J. Solid-State Circuits, vol. 23, pp. 1491-1496, Dec., 1994.
  5. H. T Ahn and David J. Allstot, "A Low-Jitter 1.9-V CMOS PLL for UltraSPARC Microprocessor Applications", IEEE J. Solid-State Circuits, vol. 35, pp. 450-454, Mar., 2000. https://doi.org/10.1109/4.826829
  6. J. H. Kim, J. K. Kim, B. J. Lee, N. H. Kim, D. K. Jeong, and W. C. Kim "A 20-GHz Phase-Locked Loop for 40-Gb/s Serializing Transmitter in 0.13-${\mu}m$ CMOS", IEEE J. Solid-State Circuits, vol. 41, pp. 899-908, Apr., 2006. https://doi.org/10.1109/JSSC.2006.870766