Abstract
In this paper, SI(Signal Integrity) characteristic of the 4-layer PCB(Printed Circuit Boards) with a through-hole via was analyzed by impedance mismatching between the through-hole via and the transmission line, and deterioration of clock pulse response characteristic due to the P/G plane resonances which are generated between the power and the ground plane. The minimized impedance mismatching between the through-hole via and the transmission line for the improving of SI characteristic is confirmed by the TDR(Time Domain Reflector) simulation and lumped element modeling of the through-hole via. And the cancellation method of P/G plane resonances for improvement of the SI characteristic is represented by simulation result.
본 논문은 관통형 비아와 전송 선로 사이의 임피던스 불연속과 P/G(Power/Ground) 면 사이에서 발생되는 공진으로 인한 클록 신호 응답 성능 저하가 관통형 비아(through-hole via)가 있는 4층 PCB(Printed Circuit Boards)의 SI(Signal Integrity) 성능에 악영향을 미치는 것을 이론적으로 분석하였다. 비아 구조의 집중소자 모델링을 이용한 반사 전압 계산과 TDR(Time Domain Reflector) 시뮬레이션 결과 비교로 관통형 비아와 전송 선로 사이의 임피던스 불연속 최소화 시킬 수 있고, 관통형 비아 위치를 이용한 P/G면 공진 상쇄의 시뮬레이션 결과로 클록 신호 응답 성능을 향상시킬 수 있음을 확인하였다.
