한국통신학회논문지 (The Journal of Korean Institute of Communications and Information Sciences)

  • 제34권8C호
  • /
  • Pages.801-805
  • /
  • 2009
  • /
  • 1226-4717(pISSN)
  • /
  • 2287-3880(eISSN)
한국통신학회 (The Korean Institute of Commucations and Information Sciences)
권호 표지

초고속 신축버퍼의 구현

An Implementation of a High Speed Elasticity Buffer

  • 발행 : 2009.08.31
PDF 다운로드
⟨ 이전 논문 다음 논문 ⟩

초록

컴퓨터 네트워크의 지속적인 보급과 멀티미디어에 대한 수요의 급증은 화상 회의 등의 새로운 수요에 대응 할 수 있는 초고속 근거리 통신망의 중요성을 부각시키고 있다. 이러한 초고속 근거리 통신망의 구현을 위해서는 연결된 컴퓨터들 간의 데이터 전송이 지연 없이 실시간으로 수행될 수 있도록 동기화시키는 것이 매우 중요하다. 네트워크상의 모든 컴퓨터들이 거의 같은 주기의 클럭을 사용할 경우, 데이터 정체를 최대한 줄일 수 있는 장점이 있는 반면, 송신단으로부터의 데이터를 수신단에서 받아들일 때 비동기 데이터 샘플링에 의한 준안정성 문제가 발생할 수 있기 때문에 그에 대한 해결을 위한 신축 버퍼가 필요하며, 본 논문에서는 고속 동작용 신축버퍼의 구현에 대해 논의한다.

The importance of high-speed networking is ever increasing to better support multimedia application such as video conferencing. It is crucial to synchronize the network so that the delay between computers on the network is minimized. In high-speed LAN, for example, most computers use clocks with almost same frequency to minimize the delay for data transmission. However, because of the deviation of transmitter's and receiver's clock frequency and phase difference there can be a metastability problem. Elasticity buffer is to provide a solution for this situation and this paper presents an implementation is a high-speed elasticity buffer.

키워드

참고문헌

  1. T. J. Chaney, C. E. Monlar, 'Anomalous Behavior of Synchronizer and Arbiter Circuits,' IEEE Transactions on Computers, pp. 421 - 422, April 1973 https://doi.org/10.1109/T-C.1973.223730
  2. C. Mead, L. Conway, 'Introduction to VLSI systems,' Addison Wisley
  3. J. D. Hutchison, C. Baldwin, and B. W. Thomson, 'Development of the FDDI Physical Layer,' Digital Technical Journal Vol. 3 No. 2 Spring 1991.
  4. P. Horowitz, and W. Holl, 'The Art of Electronics,' Cambridge
  5. J. Yuan, and C. Svensson, 'High-speed CMOS Circuit Technique,' IEEE Journal of Solid-State Circuits, Vol.24, No.1, pp62-70, February 1989 https://doi.org/10.1109/4.16303
  6. W. Hwang, R. V. Joshi,W. H. Henkels.: A 500-MHz, 32-Word×4-Bit, Eight-Port Self-Resetting CMOS Register File, IEEE Journal of Solid-State Circuits, Vol. 34, Issue 8, pp.1108 - 1117, Aug. 1999 https://doi.org/10.1109/4.777109
  7. B. Xiaoping, Z. Hongwei, 'Study of Digital Video Interface (DVI) Architecture Design in Computer System,' International Conference on Communications, Circuits and Systems, pp.1200-1203, 2007
  8. G. Michelogiannakis, J. Balfour and W. J. Dally, 'Elastic-Buffer Flow Control for On-Chip Networks,' IEEE 15th International Symposium on High Performance Computer Architecture, pp.151- 162, 2009
  9. H. Shin, J. Lee, Y. Hong, 'Comparator circuit and method,' United States Patent, Patent No. 7,103,624, B2, Sept. 5, 2006
  10. R. D. Adams, D. A. Evans, R. C. Flaker, 'High Speed Greater Than Or Equal To Compare Circuit,' United States Patent 5,592,142, 1997
  11. S. S. Park, 'Binary Comparator,' United States Patent 6,014,074, 2000.