Abstract
A scan order converter has to be placed before the JPEG encoder to provide $8{\times}8$ blocks from the pixels in raster scan order. Recently a hardware architecture has been proposed to implement a scan converter based on the single line memory. Since both read and write accesses happen at each cycle, however, the largest part of the entire power budget is occupied by the SRAM itself. In this paper, the data packing and unpacking procedure is inserted in the processing chain, such that the access frequency to the SRAM is reduced to 1/8 by adopting a packed larger data unit. The simulation results show that the resultant power consumption is reduced down to 16% for the SXGA resolution.
ISP와 JPEG 인코더 사이에는 라스터 스캔 순서의 데이터를 $8{\times}8$ 블록 스캔 순서로 변환하는 스캔 순서 변환기가 위치한다. 최근에 단일 라인 메모리를 사용함으로써, 하드웨어 규모를 감축한 스캔 순서 변환기가 제안되었으나 매 사이클마다 기입과 독출 동작을 수행함에 따라서 전체 전력 예산의 대부분을 SRAM이 소모하는 문제점을 야기했다. 본 논문에서는 SRAM에 대한 억세스 빈도를 술이기 위하여 데이터 packer와 unpacker를 스캔 순서 변환 과정에 삽입함으로써, SRAM에 대한 억세스 빈도를 1/8로 줄이는 구조를 제안한다. 실험결과, 제안한 구조를 적용할 경우 SXGA 해 상도에서의 SRAM 전력소모량을 16% 이하로 줄어든다.
