클록 손실 측정 기법을 이용한 DDI용 연속 시간 이퀄라이저

A Continuous-time Equalizer adopting a Clock Loss Tracking Technique for Digital Display Interface(DDI)

  • 김규영 (고려대학교 전자컴퓨터공학과) ;
  • 김길수 (고려대학교 전자컴퓨터공학과) ;
  • 손관수 (고려대학교 마이크로/나노시스템협동과정) ;
  • 김수원 (고려대학교 전자컴퓨터공학과)
  • Kim, Kyu-Young (Dept. of Electronics and Computer Eng., Korea University) ;
  • Kim, Gil-Su (Dept. of Electronics and Computer Eng., Korea University) ;
  • Shon, Kwan-Su (Program in Micro/Nano Systems, Korea University) ;
  • Kim, Soo-Won (Dept. of Electronics and Computer Eng., Korea University)
  • 발행 : 2008.02.25

초록

본 논문에서는 클록 손실 측정 기법을 이용한 디지털 디스플레이 인터페이스(Digital Display Interface: DDI)용 이퀄라이저를 제안한다. 제안하는 클록 손실 측정 기법은 최저 전압 유지 회로를 사용하여서 채널의 손실 정보를 추출한다. 추출된 손실 정보는 이퀄라이저 필터에 인가되며, 시스템의 안정도를 증가시키기 위해 제안된 이퀄라이저는 피드포워드 구조(Feedforward Loop)로 구현된다. 제안된 이퀄라이저는 0.18um CMOS 공정으로 제작되었으며, 실험 결과 채널 손실이 -33dB인 경우에 1.65Gbps의 신호들이 최소 0.7UI의 Eye Width를 가지게 된다. 또한 최대 10mW 이하의 전력을 소모하며, $0.127mm^2$ 의 유효면적을 차지한다.

This paper presents a continuous-time equalizer adopting a clock loss tracking technique for digital display interface. This technique uses bottom hold circuit to detect the incoming clock loss. The generated loss signal is directly fed to equalizer filters, building adaptive feed-forward loops which contribute the stability of the system. The design was done in $0.18{\mu}m$ CMOS technology. Experimental results summarize that eye-width of minimum 0.7UI is achieved until -33dB channel loss at 1.65Gbps. The average power consumption of the equalizer is a maximum 10mW, a very low value in comparison to those of previous researches, and the effective area is $0.127mm^2$.

키워드

참고문헌

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