초록
이 논문에서는 고속 FFT 구현을 위한 Radix-8 구조를 제안한다. 제안 FFT 구조의 핵심은 Radix-8 DIF(Decimation In Frequency) 나비연산기 구조이다. Radix-8 알고리즘은 고속처리는 가능하나 구현면적이 증가하는 단점이 있는데, 제안 구조는 곱셈연산을 DA(Distributed Arithmetic) 방식을 사용하여 구현함으로써 구현 면적이 증가하는 것을 줄일 수 있었다. 64-point FFT에 대하여 기존의 Radix-4 나비연산기와 제안된 Radix-8 나비연산기를 각각 사용하여 구현한 결과 구현면적이 49.2%가 증가하였다. 즉, Throughput을 2배로 증가시키기 위하여 하드웨어는 49.2%만 증가함을 Verilog-HDL 코딩을 통하여 확인하였다. 또한 기존 구조와 제안 구조가 같은 Throughput을 얻는 경우에는 전력소모가 25.4%가 감소하게 된다. 따라서 제안된 나비연산기를 사용하는 FFT 구조는 고속/저전력 FFT를 필요로하는 OFDM용 통신단말기에 사용될 수 있다.
In this paper, a Radix-8 structure for high-speed FFT is propose. Main block of the proposed FFT structure is Radix-8 DIF(Decimation In Frequency) butterfly. Even throughput of the Radix-8 FFT is twice than that of the Radix-4 FFT, implementation area of the Radix-8 is larger than that of Radix-4 FFT. But, implementation area of the proposed Radix-8 FFT was reduced by using DA(Distributed Arithmetic) for multiplication. For comparison, the 64-point FFT was implemented using conventional Radix-4 butterfly and proposed Radix-8 butterfly, respectively. The Verilog-HDL coding results for the proposed FFT structure show 49.2% cell area increment comparison with those of the conventional Radix-4 FFT structure. Namely, to speed up twice, 49.2% of area cost is required. In case of same throughput, power consumption of the proposed structure is reduced by 25.4%. Due to its efficient processing scheme, the proposed FFT structure can be used in large size of FFT like OFDM Modem.
