Reed-Solomon 복호기를 위한 새로운 E-DCME 알고리즘 및 하드웨어 구조

New Enhanced Degree Computationless Modified Euclid's Algorithm and its Architecture for Reed-Solomon decoders

  • 백재현 (아주대학교 전자공학부 SOC 연구실) ;
  • 선우명훈 (아주대학교 전자공학부 SOC 연구실)
  • 발행 : 2007.08.31

초록

본 논문에서는 리드-솔로몬(Reed-Solomon) 복호기를 위한 새로운 E-DCME(enhanced degree computationless modified Euclid's) 알고리즘 및 하드웨어 구조를 제안한다. 제안하는 E-DCME 알고리즘은 새로운 초기 조건을 사용하여 기존 수정 유클리드 알고리즘 및 DCME 알고리즘에 비해 $T_{mult}+T_{add}+T_{mux}$의 짧은 최대 전달 지연(critical path delay)를 갖는다. 시스톨릭 에레이(systolic array)를 이용한 제안하는 구조는 키 방정식(key equation) 연산을 위해서 초기 지연 없이 2t-1 클록 사이클만을 필요로 하여 고속의 키 방정식 연산이 가능하다. 또한, 기존 DCME 알고리즘에 비해 사용하는 기본 셀의 개수가 적어 하드웨어 복잡도가 낮다. 전체 3t 개의 기본 셀(basic cell)을 사용하는 E-DCME 구조는 오직 하나의 PE(processing element)를 사용하므로 규칙성(regularity) 및 비례성(scalability)을 갖는다. $0.18{\mu}m$ 삼성 라이브러리를 사용하여 논리합성을 수행한 결과 E-DCME 구조는 18,000개의 게이트로 구성된다.

This paper proposes an enhanced degree computationless modified Euclid's(E-DCME) algorithm and its architecture for Reed-Solomon decoders. The proposed E-DCME algorithm has shorter critical path delay that is $T_{mult}+T_{add}+T_{mux}$ compared with the existing modified Euclid's algorithm and the degree computationless modified Euclid's(DCME) algorithm since it uses new initial conditions. The proposed E-DCME architecture employing a systolic array requires only 2t-1 clock cycles to solve the key equation without initial latency. In addition, the E-DCME architecture consisting of 3t basic cells has regularity and scalability since it uses only one processing element. The E-DCME architecture using the $0.18{\mu}m$ Samsung standard cell library consists of 18,000 gates.

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참고문헌

  1. A. Raghupathy and K. J. R. Liu, 'Algorithm-based low-power/high-speed Reed- Solomon decoder design,' IEEE Trans. Circuit Syst. II, vol. 47, pp. 1254-1270, Nov. 2000
  2. J. H. Jeng and T. K. Truong, 'On decoding of both errors and erasures of a Reed-Solomon code using an inverse-free Berlekamp-Massey algorithm,' IEEE Trans. Commun., vol. 47, pp. 1488-1494, Oct. 1999 https://doi.org/10.1109/26.795817
  3. D. V. Sarwate and N. R. Shanbhag, 'High-speed architectures for Reed- Solomon decoders,' IEEE Trans. VLSI Syst., vol. 9, pp. 641-655, Oct. 2001 https://doi.org/10.1109/92.953498
  4. M. A. A.Ali, A. Abou-El-Azm, and M. F. Marie, 'Error rates for non-coherent demodulation FCMA with Reed-Solomon codes in fading satellite channel,' in Proc. IEEE Vehicular Techn. Conf. (VTC'99), vol. 1, 1999, pp. 92-96
  5. T. K. Matsushima, T. Matsushima, and S. Hirasawa, 'Parallel architecture for high-speed Reed-Solomon codec,' in Proc. IEEE Int. Telecommun. Symp. (ITS'98), vol. 2, 1998, pp. 468-473
  6. H. M. Shao, T. K. Truong, L. J. Deutsch, J. H. Yuen and I. S. Reed, “A VLSI design of a pipeline Reed-Solomon decoder,” IEEE Trans. Comput., vol. C-34, pp. 393-403, May 1985 https://doi.org/10.1109/TC.1985.1676579
  7. H. H. Lee, M. L. Yu and L. Song, 'VLSI design of Reed-Solomon decoder architectures,' in Proc. IEEE Int. Symp. Circuits Syst. (ISCAS' 2000), vol. 5, May 2000, pp. 705-708
  8. H. H. Lee, 'Modified Euclidean algorithm block for high-speed Reed-Solomon decoder,' IEE Electronics Letters, vol. 37, pp. 903-904, July 2001 https://doi.org/10.1049/el:20010628
  9. J. H. Baek and Myung H. Sunwoo, 'New degree computationless modified Euclid's algorithm and architecture for Reed-Solomon decoder,' IEEE Trans. VLSI Syst., vol. 14, pp. 915-920, Aug. 2006 https://doi.org/10.1109/TVLSI.2006.878484
  10. 백재현, 선우명훈, '새로운 DCME 알고리즘을 사용한 고속 Reed-Solomon 복호기,' 전자공학회 논문지 제40권 SD편, 6호, 81-90쪽, 2003
  11. J. H. Baek and Myung H. Sunwoo, 'Enhanced degree computationless modified Euclid's algorithm for Reed-Solomon deocder,' in Proc. IEEE Int. Symp. Circuits Syst. (ISCAS' 2006), vol. 5, May 2006, pp. 3554-3557