Abstract
In this paper, a RTL binding technique for CPLD constraint is proposed. Allocation processing selected module consider the module calculation after scheduling process for circuit by HDL. Select CPLD for constrain after allocation. A Boolean equation is partitioned for CLB by allocated modules. The proposed binding algorithm is description using optimum CLB within a CPLD. The proposed algorithm is examined by using 16 bit FIR filter. In the case that applicate the algorithm, the experiments results show reduction in used CLB.
본 논문에서는 CPLD 조건식에 위 한 RTL 바인딩을 제안하였다. HDL로 기술된 회로에 대해 스케줄링을 수행한 후 모듈 연산 간격을 고려하여 합당한 모듈을 선택하여 할당을 수행한다. 할당을 수행한 후 주어진 조건식에 맞도록 CPLD를 선정한다. 할당된 결과의 모듈을 CPLD 내부의 CLB의 맞도록 부울식을 분할하고, 최적의 CLB를 사용하여 회로를 구현할 수 있는 바인딩 알고리즘을 제안하였다. 16 비트 FIR 필터로 실험한 결과 알고리즘을 적용하기 전보다 작은 크기의 CPLD로 회로 구현이 가능하였으며, 가산기의 경우 알고리즘을 적용하지 않았을 때 내부 사용율은 8.45%이었으나 알고리즘 적용한 결과 61.88%로 내부 사용율이 증가되는 결과를 나타내었다.